DE112013001025T5 - Kombinierte Soft-Erkennung/Soft-Decodierung in Bandlaufwerk-Speicherkanälen - Google Patents

Kombinierte Soft-Erkennung/Soft-Decodierung in Bandlaufwerk-Speicherkanälen Download PDF

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Abstract

In einer Ausführungsform schließt ein Verfahren ein Ausführen einer ersten Vorwärtsschleife eines Erkennungsalgorithmus an einem Block von Signalabtastwerten während eines ersten Zeitintervalls, ein Ausführen einer ersten Rückwärtsschleife des Erkennungsalgorithmus am Block während eines zweiten Zeitintervalls, um eine erste Soft-Information zu erzeugen, ein Ausführen eines Decodierungsalgorithmus am Block während eines dritten Zeitintervalls unter Verwendung der ersten Soft-Information, um eine zweite Soft-Information zu erzeugen, ein Ausführen einer zweiten Vorwärtsschleife des Erkennungsalgorithmus am Block während eines vierten Zeitintervalls unter Verwendung der zweiten Soft-Information, ein Ausführen einer zweiten Rückwärtsschleife des Erkennungsalgorithmus am Block während eines fünften Zeitintervalls, um eine dritte Soft-Information zu erzeugen, ein Ausführen des Decodierungsalgorithmus am Block während eines sechsten Zeitintervalls unter Verwendung der dritten Soft-Information, um einen decodierten Block von Signalabtastwerten zu erzeugen, und ein Ausgeben des decodierten Blocks von Signalabtastwerten ein.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung betrifft das Lesen von Information aus Spuren in einem Bandlaufwerkssystem, und insbesondere die Verwendung einer kombinierten Soft-Erkennung/Soft-Decodierung in Speicherkanälen.
  • Reverse-Concatenation (Umkehrverkettung) ist eine Technik, um die Robustheit von Bandlaufwerkssystemen zu verbessern und die Kapazität von Bandkassetten zu erhöhen. In dieser Technik wird vor der Fehlerkorrekturcode-(ECC)-Codierung eine Modulationscodierung durchgeführt, sodass der Lesekanal in der Lage ist, die ECC-Decodierung vor der Decodierung des Modulationscodes zu realisieren. Dieser Ansatz ermöglicht die Anwendung von Soft-ECC-Decodierungstechniken, da Soft-Zuverlässigkeitsinformation, die durch einen Soft-Detektor aus Kanaldaten extrahiert wird, dem Soft-ECC-Decoder direkt verfügbar gemacht wird. Low-Density-Parity-Check-(LDPC)-Codes sind eine Familie von Codes, die kapazitätsauslastend, einfach zu codieren und attraktiv für die effiziente Soft-Decodierung sind. Deshalb stellen sie als Komponenten-Codes in einer Reverse-Concatenation-Architektur für Bandlaufwerkssysteme attraktive Kandidaten dar.
  • Im Lesekanal solch einer Reverse-Concatenation-Architektur extrahiert ein Soft-Detektor Soft-Zuverlässigkeitsinformation über Kanal-Bits und übergibt diese Information an einen Soft-LDPC-Decoder. Der Soft-Erkennungs-/Decodierungsprozess beinhaltet zwei Arten von Rekursionen oder Iterationen: Iterationen innerhalb des LDPC-Decoders (der Summe-Produkt-Decodieralgorithmus – oder Varianten davon – führt Iterationen und einen Austausch von Soft-Information zwischen sogenannten ”Prüfknoten” und ”Symbolknoten” durch) und Iterationen und einen Austausch von Soft-Information zwischen Decoder und Detektor. Die Realisierung eines derartigen Detektors/Decoders stellt erhebliche Herausforderungen, da gewünscht wird, die Systemleistung durch Erhöhen der Zahl von Iterationen zu maximieren, was strenge Anforderungen an die Schaltungsgeschwindigkeit und Chipfläche stellt. Insbesondere der Austausch und die Rückführung von Soft-Information zwischen Decoder und Detektor stellen einen erheblichen Engpass im Kanal dar. Daher wären ein System und ein Verfahren, das dieses Problem anspricht, für Bandlaufwerkssysteme vorteilhaft.
  • KURZBESCHREIBUNG
  • In einer Ausführungsform schließt ein Bandlaufwerkssystem einen Soft-Detektor ein, umfassend Logik, die in einer ersten Hardware-Engine realisiert ist, geeignet, um während eines ersten Zeitintervalls eine erste Vorwärtsschleife eines Erkennungsalgorithmus an einem ersten Block von Signalabtastwerten auszuführen, Logik, die in einer zweiten Hardware-Engine realisiert ist, geeignet, um während eines zweiten Zeitintervalls eine erste Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen und während eines fünften Zeitintervalls eine zweite Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, Logik, die in einer vierten Hardware-Engine realisiert ist, geeignet, um während eines vierten Zeitintervalls unter Verwendung einer zweiten Soft-Information eine zweite Vorwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, wobei der Soft-Detektor auf der Grundlage der Ausführung der ersten Vorwärts- und Rückwärtsschleife eine erste Soft-Information an einen Soft-Decoder übergibt, und wobei der Soft-Detektor auf der Grundlage der Ausführung der zweiten Vorwärts- und Rückwärtsschleife eine dritte Soft-Information an den Soft-Decoder übergibt, wobei der Soft-Decoder Logik aufweist, die in einer dritten Hardware-Engine realisiert ist, geeignet, um während eines dritten Zeitintervalls unter Verwendung der ersten Soft-Information einen Decodierungsalgorithmus am ersten Block auszuführen und während eines sechsten Zeitintervalls unter Verwendung der dritten Soft-Information den Decodierungsalgorithmus am ersten Block auszuführen, wobei der Soft-Decoder auf der Grundlage der Ausführung des Decodierungsalgorithmus während des dritten Zeitintervalls die zweite Soft-Information erzeugt, und Logik, geeignet, um auf der Grundlage der Ausführung des Decodierungsalgorithmus am ersten Block während des sechsten Zeitintervalls einen ersten decodierten Block von Signalabtastwerten auszugeben, wobei eine Summe des zweiten, dritten, vierten, fünften und sechsten Zeitintervalls etwa der Dauer des ersten Zeitintervalls entspricht.
  • In einer anderen Ausführungsform schließt ein Bandlaufwerkssystem einen Soft-Detektor ein, umfassend Logik, die in einer ersten Hardware-Engine realisiert ist, geeignet, um während eines ersten Zeitintervalls eine erste Vorwärtsschleife eines Erkennungsalgorithmus an einem ersten Block von Signalabtastwerten auszuführen, Logik, die in einer zweiten Hardware-Engine realisiert ist, geeignet, um während des ersten Zeitintervalls eine erste Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, um eine erste Soft-Information zu erzeugen, Logik, die in einer dritten Hardware-Engine realisiert ist, geeignet, um während eines dritten Zeitintervalls eine zweite Vorwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, und Logik, die in einer vierten Hardware-Engine realisiert ist, geeignet, um während des dritten Zeitintervalls eine zweite Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, um eine dritte Soft-Information zu erzeugen, einen Soft-Decoder, umfassend Logik, die in einer fünften Hardware-Engine realisiert ist, geeignet, um während eines zweiten Zeitintervalls unter Verwendung der ersten Soft-Information einen Decodierungsalgorithmus am ersten Block auszuführen, um die zweite Soft-Information zu erzeugen, und während eines vierten Zeitintervalls unter Verwendung der dritten Soft-Information den Decodierungsalgorithmus am ersten Block auszuführen, und Logik, geeignet, um auf der Grundlage der Ausführung des Decodierungsalgorithmus am ersten Block während des vierten Zeitintervalls unter Verwendung der dritten Soft-Information einen ersten decodierten Block von Signalabtastwerten auszugeben, wobei eine Summe der zweiten, dritten und vierten Zeitintervalle etwa der Dauer des ersten Zeitintervalls entspricht.
  • In einer weiteren Ausführungsform schließt ein Bandlaufwerkssystem einen Soft-Detektor ein, umfassend Logik, die in einer ersten Hardware-Engine realisiert ist, geeignet, um während eines ersten Zeitintervalls eine erste Vorwärtsschleife eines Erkennungsalgorithmus an einem ersten Block von Signalabtastwerten auszuführen, Logik, die in einer zweiten Hardware-Engine realisiert ist, geeignet, um während eines zweiten Zeitintervalls eine erste Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, Logik, die in einer vierten Hardware-Engine realisiert ist, geeignet, um während eines vierten Zeitintervalls unter Verwendung einer zweiten Soft-Information eine zweite Vorwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, und Logik, die in einer fünften Hardware-Engine realisiert ist, geeignet, um während eines fünften Zeitintervalls unter Verwendung der zweiten Soft-Information eine zweite Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, wobei der Soft-Detektor eine erste Soft-Information auf der Grundlage der Ausführung der ersten Vorwärts- und Rückwärtsschleife des Erkennungsalgorithmus am ersten Block an einen Soft-Decoder übergibt, und wobei der Soft-Detektor eine dritte Soft-Information auf der Grundlage der Ausführung der zweiten Vorwärts- und Rückwärtsschleife des Erkennungsalgorithmus am ersten Block an den Soft-Decoder übergibt, wobei der Soft-Decoder Logik aufweist, die in einer dritten Hardware-Engine realisiert ist, geeignet, um während eines dritten Zeitintervalls unter Verwendung der ersten Soft-Information einen Decodierungsalgorithmus am ersten Block auszuführen und während eines sechsten Zeitintervalls unter Verwendung der dritten Soft-Information einen Decodierungsalgorithmus am ersten Block auszuführen, wobei der Soft-Decoder auf der Grundlage der Ausführung des Decodierungsalgorithmus am ersten Block während des dritten Zeitintervalls die zweite Soft-Information erzeugt, und Logik, geeignet, um auf der Grundlage der Ausführung des Decodierungsalgorithmus am ersten Block während des sechsten Zeitintervalls einen ersten decodierten Block von Signalabtastwerten auszugeben, wobei eine Summe des zweiten, dritten, vierten, fünften und sechsten Zeitintervalls etwa der zweifachen Dauer des ersten Zeitintervalls entspricht.
  • Einer weiteren Ausführungsform gemäß schließt ein Bandlaufwerkssystem einen Soft-Detektor ein, umfassend Logik, die in einer ersten Hardware-Engine realisiert ist, geeignet, um während eines ersten Zeitintervalls eine erste Vorwärtsschleife eines Erkennungsalgorithmus an einem ersten Block von Signalabtastwerten auszuführen, Logik, die in einer zweiten Hardware-Engine realisiert ist, geeignet, um während des ersten Zeitintervalls eine erste Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, Logik, die in einer vierten Hardware-Engine realisiert ist, geeignet, um während eines dritten Zeitintervalls unter Verwendung einer zweiten Soft-Information eine zweite Vorwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, und Logik, die in einer fünften Hardware-Engine realisiert ist, geeignet, um während des dritten Zeitintervalls unter Verwendung der zweiten Soft-Information eine zweite Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, wobei der Soft-Detektor eine erste Soft-Information auf der Grundlage der Ausführung der ersten Vorwärts- und Rückwärtsschleife des Erkennungsalgorithmus am ersten Block an einen Soft-Decoder übergibt, und wobei der Soft-Detektor eine dritte Soft-Information auf der Grundlage der Ausführung der zweiten Vorwärts- und Rückwärtsschleife des Erkennungsalgorithmus am ersten Block an den Soft-Decoder übergibt, wobei der Soft-Decoder Logik aufweist, die in einer dritten Hardware-Engine realisiert ist, geeignet, um während eines zweiten Zeitintervalls unter Verwendung der ersten Soft-Information einen Decodierungsalgorithmus am ersten Block auszuführen und während eines vierten Zeitintervalls unter Verwendung der dritten Soft-Information einen Decodierungsalgorithmus am ersten Block auszuführen, wobei der Soft-Decoder die zweite Soft-Information auf der Grundlage der Ausführung des Decodierungsalgorithmus am ersten Block während des zweiten Zeitintervalls erzeugt, und Logik, geeignet, um auf der Grundlage der Ausführung des Decodierungsalgorithmus am ersten Block während des vierten Zeitintervalls einen ersten decodierten Block von Signalabtastwerten auszugeben, wobei eine Summe der zweiten, dritten und vierten Zeitintervalle etwa der zweifachen Dauer des ersten Zeitintervalls entspricht.
  • In einer weiteren Ausführungsform umfasst ein Verfahren ein Ausführen einer ersten Vorwärtsschleife eines Erkennungsalgorithmus an einem ersten Block von Signalabtastwerten während eines ersten Zeitintervalls, ein Ausführen einer ersten Rückwärtsschleife des Erkennungsalgorithmus am ersten Block während eines zweiten Zeitintervalls, um eine erste Soft-Information zu erzeugen, ein Ausführen eines Decodierungsalgorithmus am ersten Block während eines dritten Zeitintervalls unter Verwendung der ersten Soft-Information, um eine zweite Soft-Information zu erzeugen, ein Ausführen einer zweiten Vorwärtsschleife des Erkennungsalgorithmus am ersten Block während eines vierten Zeitintervalls unter Verwendung der zweiten Soft-Information, ein Ausführen einer zweiten Rückwärtsschleife des Erkennungsalgorithmus am ersten Block während eines fünften Zeitintervalls, um eine dritte Soft-Information zu erzeugen, ein Ausführen des Decodierungsalgorithmus am ersten Block während eines sechsten Zeitintervalls unter Verwendung der dritten Soft-Information, um einen decodierten Block von Signalabtastwerten zu erzeugen, und ein Ausgeben des ersten decodierten Blocks von Signalabtastwerten.
  • Jede dieser Ausführungsformen kann in einem magnetischen Datenspeichersystem wie z. B. in einem Bandlaufwerkssystem realisiert sein, das einen Magnetkopf, einen Antriebsmechanismus, um einen magnetischen Datenträger (z. B. ein Aufzeichnungsband) über den Magnetkopf zu führen, und einen mit dem Magnetkopf elektrisch verbundenen Controller einschließen kann.
  • Weitere Aspekte und Ausführungsformen der vorliegenden Erfindung gehen aus der folgenden ausführlichen Beschreibung hervor, die in Verbindung mit den Zeichnungen auf beispielhafte Weise die Prinzipien der Erfindung veranschaulicht.
  • KURZBESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN DER ZEICHNUNGEN
  • 1 veranschaulicht einen flachgeläppten Magnetband-Kopf gemäß einer Ausführungsform.
  • 2A ist eine Ansicht der Bandauflagefläche entlang der Linie 2A in 1.
  • 2B ist eine Detailansicht innerhalb des Kreises 2B von 2A.
  • 3 veranschaulicht ein vereinfachtes Bandlaufwerk eines Band-Datenspeichersystems gemäß einer Ausführungsform.
  • 4 zeigt ein allgemeines Blockschaltbild zur Durchführung einer kombinierten Soft-Erkennung und Soft-Decodierung.
  • 5 zeigt Vorwärtsberechnungsschritte und Rückwärtsberechnungsschritte eines Erkennungsalgorithmus gemäß einer Ausführungsform.
  • 6A zeigt ein Soft-Erkennungs-/Soff-Decodierungssystem gemäß einer Ausführungsform.
  • 6B zeigt ein Blockschaltbild eines Soft-Erkennungs-/Soft-Decodierungssystems gemäß einer Ausführungsform.
  • 7 zeigt ein Soft-Erkennungs-/Soft-Decodierungssystem gemäß einer Ausführungsform.
  • 8 ist ein vereinfachtes Zeitablaufdiagramm für einen Sliding-Window-Dual-MAX(SW-DMAX)-Algorithmus gemäß einer Ausführungsform.
  • 9 zeigt ein Soft-Erkennungs-/Soft-Decodierungssystem gemäß einer Ausführungsform.
  • 10 zeigt ein Soft-Erkennungs-/Soft-Decodierungssystem gemäß einer Ausführungsform.
  • 11 ist Ablaufplan eines Verfahrens gemäß einer Ausführungsform.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Beschreibung dient der Veranschaulichung der allgemeinen Prinzipien der vorliegenden Erfindung und soll die erfinderischen Konzepte, die hierin beansprucht werden, nicht einschränken. Ferner können bestimmte Merkmale, die hierin beschrieben werden, in jeder der verschiedenen möglichen Kombinationen und Permutationen in Kombination mit anderen beschriebenen Merkmalen verwendet werden.
  • Soweit hierin nicht spezifisch anders definiert, ist allen Begriffen ihre breitestmögliche Interpretation zu geben, mit Bedeutungen, wie sie aus der Patentschrift hervorgehen, sowie mit Bedeutungen, wie sie sich für den Fachmann verstehen und/oder wie sie in Wörterbüchern, Abhandlungen usw. definiert sind.
  • Es ist auch anzumerken, dass die Singularformen ”ein”, ”eine” und ”der, die, das”, wie sie in der Patentschrift und in den beigefügten Ansprüchen verwendet werden, außer bei anderslautender Angabe die Mehrzahl einschließen.
  • Einer Ausführungsform gemäß wird ein kombinierter Soft-Detektor/Decoder bereitgestellt, der die Architektur und Logik für ein Bandlaufwerkssystem vereinfacht.
  • In einer allgemeinen Ausführungsform schließt ein Bandlaufwerkssystem einen Soft-Detektor ein, umfassend Logik, die in einer ersten Hardware-Engine realisiert ist, geeignet, um während eines ersten Zeitintervalls eine erste Vorwärtsschleife eines Erkennungsalgorithmus an einem ersten Block von Signalabtastwerten auszuführen, Logik, die in einer zweiten Hardware-Engine realisiert ist, geeignet, um während eines zweiten Zeitintervalls eine erste Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen und während eines fünften Zeitintervalls eine zweite Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, Logik, die in einer vierten Hardware-Engine realisiert ist, geeignet, um während eines vierten Zeitintervalls unter Verwendung einer zweiten Soft-Information eine zweite Vorwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, wobei der Soft-Detektor auf der Grundlage der Ausführung der ersten Vorwärts- und Rückwärtsschleife eine erste Soft-Information an einen Soft-Decoder übergibt, und wobei der Soft-Detektor auf der Grundlage der Ausführung der zweiten Vorwärts- und Rückwärtsschleife eine dritte Soft-Information an den Soft-Decoder übergibt, wobei der Soft-Decoder Logik aufweist, die in einer dritten Hardware-Engine realisiert ist, geeignet, um während eines dritten Zeitintervalls unter Verwendung der ersten Soft-Information einen Decodierungsalgorithmus am ersten Block auszuführen und während eines sechsten Zeitintervalls unter Verwendung der dritten Soft-Information den Decodierungsalgorithmus am ersten Block auszuführen, wobei der Soft-Decoder auf der Grundlage der Ausführung des Decodierungsalgorithmus während des dritten Zeitintervalls die zweite Soft-Information erzeugt, und Logik, geeignet, um auf der Grundlage der Ausführung des Decodierungsalgorithmus am ersten Block während des sechsten Zeitintervalls einen ersten decodierten Block von Signalabtastwerten auszugeben, wobei eine Summe des zweiten, dritten, vierten, fünften und sechsten Zeitintervalls etwa der Dauer des ersten Zeitintervalls entspricht.
  • In einer anderen allgemeinen Ausführungsform schließt ein Bandlaufwerkssystem einen Soft-Detektor ein, umfassend Logik, die in einer ersten Hardware-Engine realisiert ist, geeignet, um während eines ersten Zeitintervalls eine erste Vorwärtsschleife eines Erkennungsalgorithmus an einem ersten Block von Signalabtastwerten auszuführen, Logik, die in einer zweiten Hardware-Engine realisiert ist, geeignet, um während des ersten Zeitintervalls eine erste Rückwärtsschleife des Erkennungsalgorithmus am ersten Block von Signalabtastwerten auszuführen, um eine erste Soft-Information zu erzeugen, Logik, die in einer dritten Hardware-Engine realisiert ist, geeignet, um während eines dritten Zeitintervalls eine zweite Vorwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, und Logik, die in einer vierten Hardware-Engine realisiert ist, geeignet, um während des dritten Zeitintervalls eine zweite Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, um eine dritte Soft-Information zu erzeugen, einen Soft-Decoder, umfassend Logik, die in einer fünften Hardware-Engine realisiert ist, geeignet, um während eines zweiten Zeitintervalls unter Verwendung der ersten Soft-Information einen Decodierungsalgorithmus am ersten Block auszuführen, um die zweite Soft-Information zu erzeugen, und während eines vierten Zeitintervalls unter Verwendung der dritten Soft-Information den Decodierungsalgorithmus am ersten Block auszuführen, und Logik, geeignet, um auf der Grundlage der Ausführung des Decodierungsalgorithmus am ersten Block während des vierten Zeitintervalls unter Verwendung der dritten Soft-Information einen ersten decodierten Block von Signalabtastwerten auszugeben, wobei eine Summe der zweiten, dritten und vierten Zeitintervalle etwa der Dauer des ersten Zeitintervalls entspricht.
  • In einer weiteren allgemeinen Ausführungsform schließt ein Bandlaufwerkssystem einen Soft-Detektor ein, umfassend Logik, die in einer ersten Hardware-Engine realisiert ist, geeignet, um während eines ersten Zeitintervalls eine erste Vorwärtsschleife eines Erkennungsalgorithmus an einem ersten Block von Signalabtastwerten auszuführen, Logik, die in einer zweiten Hardware-Engine realisiert ist, geeignet, um während eines zweiten Zeitintervalls eine erste Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, Logik, die in einer vierten Hardware-Engine realisiert ist, geeignet, um während eines vierten Zeitintervalls unter Verwendung einer zweiten Soft-Information eine zweite Vorwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, und Logik, die in einer fünften Hardware-Engine realisiert ist, geeignet, um während eines fünften Zeitintervalls unter Verwendung der zweiten Soft-Information eine zweite Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, wobei der Soft-Detektor eine erste Soft-Information auf der Grundlage der Ausführung der ersten Vorwärts- und Rückwärtsschleife des Erkennungsalgorithmus am ersten Block an einen Soft-Decoder übergibt, und wobei der Soft-Detektor eine dritte Soft-Information auf der Grundlage der Ausführung der zweiten Vorwärts- und Rückwärtsschleife des Erkennungsalgorithmus am ersten Block an den Soft-Decoder übergibt, wobei der Soft-Decoder Logik aufweist, die in einer dritten Hardware-Engine realisiert ist, geeignet, um während eines dritten Zeitintervalls unter Verwendung der ersten Soft-Information einen Decodierungsalgorithmus am ersten Block auszuführen und während eines sechsten Zeitintervalls unter Verwendung der dritten Soft-Information einen Decodierungsalgorithmus am ersten Block auszuführen, wobei der Soft-Decoder die zweite Soft-Information auf der Grundlage der Ausführung des Decodierungsalgorithmus am ersten Block während des dritten Zeitintervalls erzeugt, und Logik, geeignet, um auf der Grundlage der Ausführung des Decodierungsalgorithmus am ersten Block während des sechsten Zeitintervalls einen ersten decodierten Block von Signalabtastwerten auszugeben, wobei eine Summe des zweiten, dritten, vierten, fünften und sechsten Zeitintervalls etwa der zweifachen Dauer des ersten Zeitintervalls entspricht.
  • Einer weiteren allgemeinen Ausführungsform gemäß schließt ein Bandlaufwerkssystem einen Soft-Detektor ein, umfassend Logik, die in einer ersten Hardware-Engine realisiert ist, geeignet, um während eines ersten Zeitintervalls eine erste Vorwärtsschleife eines Erkennungsalgorithmus an einem ersten Block von Signalabtastwerten auszuführen, Logik, die in einer zweiten Hardware-Engine realisiert ist, geeignet, um während des ersten Zeitintervalls eine erste Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, Logik, die in einer vierten Hardware-Engine realisiert ist, geeignet, um während eines dritten Zeitintervalls unter Verwendung einer zweiten Soft-Information eine zweite Vorwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, und Logik, die in einer fünften Hardware-Engine realisiert ist, geeignet, um während des dritten Zeitintervalls unter Verwendung der zweiten Soft-Information eine zweite Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, wobei der Soft-Detektor eine erste Soft-Information auf der Grundlage der Ausführung der ersten Vorwärts- und Rückwärtsschleife des Erkennungsalgorithmus am ersten Block an einen Soft-Decoder übergibt, und wobei der Soft-Detektor eine dritte Soft-Information auf der Grundlage der Ausführung der zweiten Vorwärts- und Rückwärtsschleife des Erkennungsalgorithmus am ersten Block an den Soft-Decoder übergibt, wobei der Soft-Decoder Logik aufweist, die in einer dritten Hardware-Engine realisiert ist, geeignet, um während eines zweiten Zeitintervalls unter Verwendung der ersten Soft-Information einen Decodierungsalgorithmus am ersten Block auszuführen und während eines vierten Zeitintervalls unter Verwendung der dritten Soft-Information einen Decodierungsalgorithmus am ersten Block auszuführen, wobei der Soft-Decoder die zweite Soft-Information auf der Grundlage der Ausführung des Decodierungsalgorithmus am ersten Block während des zweiten Zeitintervalls erzeugt, und Logik, geeignet, um auf der Grundlage der Ausführung des Decodierungsalgorithmus am ersten Block während des vierten Zeitintervalls einen ersten decodierten Block von Signalabtastwerten auszugeben, wobei eine Summe der zweiten, dritten und vierten Zeitintervalle etwa der zweifachen Dauer des ersten Zeitintervalls entspricht.
  • In einer weiteren allgemeinen Ausführungsform umfasst ein Verfahren ein Ausführen einer ersten Vorwärtsschleife eines Erkennungsalgorithmus an einem ersten Block von Signalabtastwerten während eines ersten Zeitintervalls, ein Ausführen einer ersten Rückwärtsschleife des Erkennungsalgorithmus am ersten Block während eines zweiten Zeitintervalls, um eine erste Soft-Information zu erzeugen, ein Ausführen eines Decodierungsalgorithmus am ersten Block während eines dritten Zeitintervalls unter Verwendung der ersten Soft-Information, um eine zweite Soft-Information zu erzeugen, ein Ausführen einer zweiten Vorwärtsschleife des Erkennungsalgorithmus am ersten Block während eines vierten Zeitintervalls unter Verwendung der zweiten Soft-Information, ein Ausführen einer zweiten Rückwärtsschleife des Erkennungsalgorithmus am ersten Block während eines fünften Zeitintervalls, um eine dritte Soft-Information zu erzeugen, ein Ausführen des Decodierungsalgorithmus am ersten Block während eines sechsten Zeitintervalls unter Verwendung der dritten Soft-Information, um einen decodierten Block von Signalabtastwerten zu erzeugen, und ein Ausgeben des ersten decodierten Blocks von Signalabtastwerten.
  • Wie der Fachmann erkennen wird, können Aspekte der vorliegenden Erfindung als System, Verfahren oder Computerprogrammprodukt ausgeführt werden. Demnach können Aspekte der vorliegenden Erfindung die Form einer kompletten Hardware-Ausführungsform, einer kompletten Software-Ausführungsform (einschließlich Firmware, speicherresidenter Software, Mikrocode usw.) oder einer Ausführungsform annehmen, die Software- und Hardwareaspekte kombiniert, die hierin alle allgemein als ”Logik”, ”Schaltung”, ”Modul” oder ”System” bezeichnet werden können. Darüber hinaus können Aspekte der vorliegenden Erfindung die Form eines Computerprogrammprodukts annehmen, das in einem computerlesbaren Medium oder in mehreren computerlesbaren Medien mit einem darauf ausgeführten computerlesbaren Programmcode ausgeführt ist.
  • Jede Kombination eines computerlesbaren Mediums oder mehrerer computerlesbarer Medien kann verwendet werden. Das computerlesbare Medium kann ein computerlesbarer Signalträger oder ein nicht flüchtiges computerlesbares Speichermedium sein. Ein nicht flüchtiges computerlesbares Speichermedium kann zum Beispiel, ohne darauf beschränkt zu sein, ein elektronisches, magnetisches, optisches, elektromagnetisches, Infrarot- oder Halbleiter-System, eine entsprechende Vorrichtung oder Einheit oder jede geeignete Kombination des Vorstehenden sein. Spezifischere Beispiele (eine nicht erschöpfende Liste) des computerlesbaren Speichermediums schließen folgendes ein: eine tragbare Computerdiskette, eine Festplatte, einen Arbeitsspeicher (RAM), einen Nur-Lese-Speicher (ROM), einen löschbaren programmierbaren Nur-Lese-Speicher (EPROM oder Flash-Speicher), eine CD-ROM, eine optische Speichereinheit, eine magnetische Speichereinheit oder jede geeignete Kombination des Vorstehenden. Im Kontext dieses Dokuments kann ein computerlesbares Speichermedium jedes nicht flüchtige, materielle Medium sein, das ein Programm zur Verwendung durch oder in Verbindung mit einem Befehlsausführungssystem oder einer entsprechenden Vorrichtung oder Einheit enthalten oder speichern kann.
  • Ein computerlesbarer Signalträger kann ein verbreitetes Datensignal mit einem computerlesbaren Programmcode sein, der zum Beispiel im Basisband oder als Teil einer Trägerwelle darin ausgeführt ist. Solch ein verbreitetes Signal kann verschiedene Formen annehmen, einschließlich, ohne darauf beschränkt zu sein, elektromagnetisch, optisch oder jede geeignete Kombination daraus. Ein computerlesbarer Signalträger kann jedes computerlesbare Medium sein, das kein computerlesbares Speichermedium ist und das ein Programm zur Verwendung durch oder in Verbindung mit einem Befehlsausführungssystem, einer entsprechenden Vorrichtung oder Einheit übertragen, verbreiten oder transportieren kann, wie z. B. eine elektrische Verbindung mit einem oder mehreren Drähten, ein Lichtwellenleiter usw.
  • Programmcode, der auf einem computerlesbaren Medium ausgeführt ist, kann durch jedes geeignete Medium übertragen werden, einschließlich, ohne darauf beschränkt zu sein, drahtlos, Drahtleitung, Lichtwellenleiterkabel, HF usw., oder jede geeignete Kombination des Vorstehenden.
  • Der Computerprogrammcode zur Durchführung von Operationen für Aspekte der vorliegenden Erfindung kann in jeder Kombination einer oder mehrerer Programmiersprachen geschrieben sein, einschließlich einer objektorientierten Programmiersprache wie Java, Smalltalk, C++ oder dergleichen und konventioneller prozeduraler Programmiersprachen wie die Programmiersprache ”C” oder ähnliche Programmiersprachen. Der Programmcode kann gänzlich auf dem Computer des Benutzers, teilweise auf dem Computer des Benutzers, als eigenständiges Softwarepaket, teilweise auf dem Computer des Benutzers und teilweise an einem fernen Computer oder gänzlich auf dem fernen Computer oder Server ausgeführt werden. Im letzteren Szenario kann der ferne Computer durch jede Art von Netzwerk einschließlich eines lokalen Netzwerks (LAN) oder eines Weitverkehrsnetzes (WAN) mit dem Computer eines Benutzers verbunden sein, oder die Verbindung kann zu einem externen Computer hergestellt werden (zum Beispiel über das Internet durch einen Internet-Diensteanbieter).
  • Aspekte der vorliegenden Erfindung werden im Folgenden Bezug nehmend auf Ablaufpläne und/oder Blockschaltbilder von Verfahren, Vorrichtungen (Systemen) und Computerprogrammprodukten nach Ausführungsformen der Erfindung beschrieben. Es versteht sich, dass jeder Block der Ablaufpläne und/oder Blockschaltbilder und Kombinationen von Blöcken in den Ablaufplänen und/oder Blockschaltbildern durch Computerprogrammbefehle realisiert werden können. Diese Computerprogrammbefehle können einem Prozessor eines Universalcomputers, Spezialcomputers oder einer sonstigen programmierbaren Datenverarbeitungsvorrichtung zur Herstellung einer Maschine bereitgestellt werden, sodass die Befehle, die über den Prozessor des Computers oder der sonstigen programmierbaren Datenverarbeitungsvorrichtung ausgeführt werden, Mittel zur Durchführung der Funktionen/Vorgänge ergeben, die im Block oder in Blöcken der Ablaufpläne und/oder Blockschaltbilder angegeben sind.
  • Diese Computerprogrammbefehle können auch in einem computerlesbaren Medium gespeichert sein, das einen Computer, eine andere programmierbare Datenverarbeitungsvorrichtung oder sonstige Einheiten anweisen kann, auf eine bestimmte Weise zu funktionieren, sodass die Befehle, die im computerlesbaren Medium gespeichert sind, ein Erzeugnis mit Befehlen ergeben, welche die Funktionen/Vorgänge realisieren, die im Block oder in Blöcken der Ablaufpläne und/oder Blockschaltbilder angegeben sind.
  • Die Computerprogrammbefehle können auch in einen Computer, in eine andere programmierbare Datenverarbeitungsvorrichtung oder in sonstige Einheiten geladen werden, um die Durchführung einer Reihe von Arbeitsgängen auf dem Computer, der anderen programmierbaren Vorrichtung oder sonstigen Einheiten zu bewirken, um einen computergestützten Prozess zu ergeben, sodass die Befehle, die auf dem Computer oder der sonstigen programmierbaren Vorrichtung ausgeführt werden, Prozesse zur Ausführung der Funktionen/Vorgänge ergeben, die im Block oder in Blöcken der Ablaufpläne und/oder Blockschaltbilder angegeben sind.
  • 1 veranschaulicht einen flachgeläppten bidirektionalen Zwei-Modul-Magnetbandkopf 100 gemäß einer Ausführungsform. Wie gezeigt, weist der Kopf ein Paar Träger 102 auf, die jeweils mit einem Modul 104 ausgestattet sind. Die Träger können ”U-Träger” sein, die durch Klebstoff miteinander verbunden sind. Jedes Modul 104 weist ein Substrat 104A und einen Abschluss 104B mit dazwischenliegenden Lesern und Schreibern 106 auf. In Betrieb bewegt sich ein Band 108 auf die gezeigte Weise über den Modulen 104 entlang einer Bandauflagefläche 109, um unter Verwendung der Leser und Schreiber 106 Daten zu lesen und auf das Band 108 zu schreiben. Herkömmlich wird zwischen dem Band 108 und der Bandauflagefläche 109 ein Unterdruck hergestellt, um das Band 108 in unmittelbarer Nähe der Leser und Schreiber 106 zu halten.
  • Die Substrate 104A sind typischerweise aus einem verschleißfesten Material wie z. B. einer Keramik konstruiert. Die Abschlüsse 104B können aus derselben oder aus einer ähnlichen Keramik wie die Substrate 104A bestehen.
  • Die Leser und Schreiber 106 können in einer Huckepack-Konfiguration angeordnet sein. Die Leser und Schreiber 106 können auch in einer verschachtelten Konfiguration angeordnet sein. Alternativ dazu kann jedes Array von Kanälen nur aus Lesern oder Schreibern bestehen. Jedes dieser Arrays kann einen oder mehrere Servoleser enthalten.
  • 2A veranschaulicht die Bandauflagefläche 109 eines der Module 104. Ein repräsentatives Band 108 wird in gestrichelten Linien gezeigt. Das Modul 104 ist bevorzugt lang genug, um das Band tragen zu können, wenn der Kopf zwischen Datenbändern umspringt.
  • In diesem Beispiel weist das Band 108 4 bis 22 Datenbänder auf, z. B. mit 16 Datenbändern und 17 Servospuren 202 auf einem einen halben Zoll breiten Band 108, wie in 2A gezeigt. Die Datenbänder sind zwischen Servospuren 202 definiert. Jedes Datenband kann eine Anzahl von Datenspuren aufweisen, zum Beispiel 96 Datenspuren (nicht gezeigt). Bei Lese-/Schreibvorgängen sind die Elemente 106 innerhalb eines der Datenbänder positioniert. Äußere Leser, manchmal Servoleser genannt, lesen die Servospuren 202. Die Servosignale werden ihrerseits verwendet, um die Elemente 106 während der Schreib-/Lesevorgänge mit einer bestimmten Spur ausgerichtet zu halten.
  • 2B stellt eine Vielzahl von Lese- und/oder Schreibelementen 106 dar, die in einem Spalt 208 auf dem Modul 104 von 2A gebildet sind. Wie gezeigt, weist das Array von Elementen 106 zum Beispiel 16 Schreiber 209, 16 Leser 210 und zwei Servoleser 212 auf, obwohl die Zahl der Elemente variieren kann. Veranschaulichende Ausführungsformen weisen 8, 16, 32 und 64 Elemente pro Array 106 auf. Eine bevorzugte Ausführungsform weist 16 Leser pro Array und/oder 16 Schreiber pro Array auf. Obwohl die Leser und Schreiber in einer Huckepack-Konfiguration angeordnet sein können, wie in 2B gezeigt, können die Leser 210 und Schreiber 209 auch in einer verschachtelten Konfiguration angeordnet sein. Alternativ dazu kann jedes Array von Elementen 106 nur aus Lesern oder Schreibern bestehen, und die Arrays können einen oder mehrere Servoleser enthalten. Wie aus 1 und 2A bis B gemeinsam zu ersehen ist, kann jedes Modul 104 einen komplementären Satz von Elementen 106 für Funktionen wie das bidirektionale Lesen und Schreiben, die gleichzeitige Lese- und Schreibfähigkeit usw. einschließen.
  • In manchen Ausführungsformen ist die Breite des Servolesers derart, dass Übergangsverbreiterungseffekte minimiert werden. In Servolesern für moderne Formate, die Servoleser mit kleinen Breiten wie z. B. 0,5 Mikrometer erfordern, werden bevorzugt Riesenmagnetowiderstands(GMR)- und Tunnelmagnetowiderstands(TMR)-Einheiten verwendet.
  • 3 veranschaulicht ein vereinfachtes Bandlaufwerk 300 eines Band-Datenspeichersystems, das verschiedenen Ausführungsformen gemäß verwendet werden kann. Obwohl in 3 eine spezifische Realisierung eines Bandlaufwerks gezeigt wird, ist anzumerken, dass die hierin beschriebenen Ausführungsformen im Kontext von Bandlaufwerkssystemen jeden Typs realisierbar sind.
  • Wie gezeigt, sind eine Bandkassette 320 und eine Aufrollspule 321 vorgesehen, um ein Band 322 zu tragen. Eine oder mehrere der Spulen können Teil einer entnehmbaren Kassette sein und sind nicht unbedingt Teil des Systems 300. Das Bandlaufwerk, wie z. B. das in 3 gezeigte, kann zudem Antriebsmotor(en) zum Antrieb der Bandkassette 320 und der Aufrollspule 321 aufweisen, um das Band 322 über einem Bandkopf 326 jeden Typs zu bewegen.
  • Führungen 325 führen das Band 322 über den Bandkopf 326 hinweg. Dieser Bandkopf 326 ist seinerseits über ein Kabel 330 mit einer Controller-Einheit 328 verbunden. Der Controller 328 weist typischerweise einen Servokanal auf und steuert Kopffunktionen wie z. B. Spurnachführung, Schreiben, Lesen usw. Das Kabel 330 kann Lese/Schreibschaltungen einschließen, um Daten, die auf das Band 322 aufgezeichnet werden sollen, zum Kopf 326 zu übertragen, und Daten, die durch den Kopf 326 vom Band 322 gelesen werden, zu empfangen. Ein Stellantrieb 332 legt die Position des Kopfes 326 relativ zum Band 322 fest.
  • Für die Kommunikation zwischen dem Bandlaufwerk und einem Host (integriert oder extern) kann auch eine Schnittstelle vorgesehen sein, um die Daten zu senden und zu empfangen, den Betrieb des Bandlaufwerks zu steuern und dem Host den Status des Bandlaufwerks zu melden, wie sich für den Fachmann versteht.
  • Im Rest dieses Dokuments wird eine Speichereinheit für codierte Bänder beschrieben. Die hierin beschriebenen Ausführungsformen und Ansätze können jedoch auf verschiedene andere Kommunikationskanäle angewandt werden, die nicht ausdrücklich beschrieben werden, dem Fachmann aber bekannt sind. Das heißt, es wird angenommen, dass auf ein Magnetband geschriebene Daten Low-Density-Parity-Check-(LDPC)-Codewörter darstellen (hierin wird die LDPC-Codierung erläutert, doch für die Fehlerkorrektur-Codierung (FCC) können auch andere soft-decodierbare Codes verwendet werden, wie dem Fachmann bekannt).
  • Nun auf 4 Bezug nehmend, wird ein allgemeines Blockdiagramm zur Durchführung einer kombinierten Soft-Erkennung und Soft-Decodierung gezeigt, die im Kontext und in der Funktionalität einiger der hierin beschriebenen Ausführungsformen verwendbar ist. Sowohl der Soft-Detektor 402 als auch der Soft-Decoder 404 arbeiten mit Signalblöcken, deren Länge einer Codewort-Länge N entspricht. Mit anderen Worten, die Verarbeitung am Soft-Detektor 402 sowie am Soft-Decoder 404 wird blockweise durchgeführt. Die Codewort-Länge N kann auf jeden gewünschten Wert eingestellt sein, und in manchen Ausführungsformen kann sie etwa 2000 Bit, 4.000 Bit, 5.000 Bit oder in verschiedenen Verfahren größer oder kleiner sein. In bevorzugten Ansätzen kann die Codewort-Länge N kleiner als etwa 10.000 Bit sein.
  • Der Soft-Detektor 402 nimmt an seinem Eingang (d. h., nach der Entzerrung, Verstärkungseinstellung und Zeitsteuerung) die mit yk 406 bezeichneten Rücklesesignalabtastwerte und stellt an seinem Ausgang Soft-Information 408 (die als Zuverlässigkeitsinformation betrachtet werden kann) über die auf dem Band-Datenträger geschriebenen (codierten) Einzelbits bereit. In einem Ansatz kann ein beliebiger von einer Anzahl von Algorithmen, die auf dem Fachgebiet bekannt sind, im Soft-Detektor 402 realisiert sein, zum Beispiel der Bahl-Cocke-Jelinek-Raviv(BCJR)-, der Dual-MAX(DMAX)- und/oder der Sliding-Window-DMAX(SW-DMAX)-Algorithmus. Tatsächlich ist jeder Soft-Erkennungsalgorithmus, der einen Vorwärtslauf und einen Rückwärtslauf beinhaltet (mehr darüber weiter unten), relevant und kann in den hierin beschriebenen Ausführungsformen und Ansätzen verwendet werden. Die Ausführungsformen, die hierin beschrieben werden, verwenden eine DMAX- und SW-DMAX-Erkennung, doch jede Erkennung kann verwendet werden.
  • Zusätzlich kann der Soft-Detektor 402 vom Soft-Decoder 404 erzeugte Soft-Information 410 verwenden. Diese Soft-Information 410 kann A-priori-Wahrscheinlichkeiten dafür einschließen, dass ein Bit eine 0 oder eine 1 ist. Beim ersten Durchlauf ist die A-priori-Wahrscheinlichkeit dafür, dass ein Bit eine 0 oder eine 1 ist, 1/2, d. h., es besteht eine gleiche Wahrscheinlichkeit dafür, dass ein Bit eines von beiden Symbolen ist. Nachdem der Soft-Decoder 404 mindestens eine Iteration durchgeführt hat, können unter Verwendung von Algorithmen, die auf dem Fachgebiet bekannt sind, A-priori-Wahrscheinlichkeiten berechnet werden.
  • Der Soft-Decoder 404 nimmt die vom Soft-Detektor 402 berechnete Soft-Information 408 und führt eine Decodierung wie z. B. die LDPC-Decodierung durch. Diese Operation wird durchgeführt, indem der Summe-Produkt-Algorithmus (SPA) angewandt wird, oder durch Verwenden vereinfachter Versionen des SPA. Diese Algorithmen stellen iterative Decodierungsverfahren dar, das heißt, durch Erhöhen der Zahl der Iterationen ist es möglich, die Fehlerrate am Ausgang des Soft-Decoders 404 zu reduzieren. Der Realisierungsaufwand des SPA und seiner Varianten kann in einigen Ansätzen erheblich sein. Die Tatsache, dass die LDPC-Decodierung iterativ durchgeführt wird, ist hierbei nicht direkt problematisch, wichtig ist jedoch die Tatsache, dass Iterationen auch zwischen dem Soft-Decoder 404 und dem Soft-Detektor 402 stattfinden. Dies wird im Folgenden ausführlicher erläutert.
  • Wie in 4 gezeigt, verfügt der Soft-Decoder 404, nachdem er seine Operationen abgeschlossen hat, über Soft-Information 410 über die einzelnen Codewort-Symbole, die als A-priori-Wahrscheinlichkeiten dafür beschrieben werden können, dass die Codewort-Symbole eine 0 oder eine 1 sind. Diese Soft-Information 410 weicht allgemein von der Soft-Information 408 ab, die vom Soft-Detektor 402 an den Soft-Decoder 404 weitergeleitet wurde. Deshalb führt der Soft-Decoder 404 seine eigene Soft-Information 410 zum Soft-Decoder 402 zurück, damit der Soft-Decoder 402 denselben Datenblock mindestens noch einmal neu erkennen kann. Bei der zweiten Erkennung kann die vom Soft-Decoder 404 bereitgestellte Soft-Information 410 in der Erkennung genutzt werden. Dann übergibt der Soft-Detektor 402 den neuen Satz Soft-Information 408 an den Soft-Decoder 404, der erneut versucht, dieselbe Codewort-Information zu decodieren. Diese iterative Decodierungs-/Erkennungsprozedur kann abhängig von einem gewünschten Leistungsniveau und einer akzeptablen Latenz für die Erkennungs-/Decodierungsoperation einmal, zweimal oder mehrmals wiederholt werden.
  • Wie oben angegeben, beinhalten die Erkennungsoperationen einen Vorwärtsberechnungsschritt und einen Rückwärtsberechnungsschritt. Diese Schritte kann man sich als Ausführung einer Viterbi-Algorithmus-artigen Berechnung an einem Kanal-Trellis vor- und rückwärts in der Zeit vorstellen. Das Grundprinzip gemäß einer Ausführungsform wird in 5 veranschaulicht.
  • In 5 wird angenommen, dass am Soft-Detektor ein Codewort mit einem Block aus N Signalabtastwerten y1, ..., yN empfangen wird. Das obere Diagramm 502 zeigt einen Teil des Algorithmus, der vorwärts in der Zeit angewandt wird und zur Veranschaulichung ein einfaches Trellis mit 4 Zuständen annimmt; Zustandswerte am Anfangszeitpunkt 0 sind mit S0 bezeichnet, und Zustandswerte am Endzeitpunkt N sind mit SN bezeichnet. Der Vorwärtsalgorithmus berechnet einen Satz von Werten, die mit α0, α1, ..., αN bezeichnet sind. Das mittlere Diagramm 504 zeigt den Rückwärtslauf, bei dem die Größen βN, ...., β2, β1 auf demselben Trellis berechnet werden. Das untere Diagramm 506 zeigt, dass es durch Kombinieren der in den Vorwärts- und Rückwärtsläufen erhaltenen Werte (α0, α1, ..., αN und β1, β2, ..., βN) möglich ist, Soft-Information (die als ein logarithmischer Wahrscheinlichkeitsquotient LLR gezeigt wird) über die Einzelbits ak zu berechnen, aus denen das verarbeitete Codewort zusammengesetzt ist. Diese LLR-Werte können dann in einer Ausführungsform an den Soft-Decoder übergeben werden. Natürlich kann in anderen Ansätzen andere Soft-Information berechnet werden, wie z. B. andere Wahrscheinlichkeitsberechnungen, wie dem Fachmann bekannt ist.
  • Es ist leicht zu ersehen, dass die effiziente Realisierung des Soft-Erkennungs-/Soft-Decodierungssystems, das Bezug nehmend auf 4 bis 5 beschrieben wird, bei hohen Datenraten und/oder bei Codes mit mittleren bis langen Codewort-Längen erhebliche Herausforderungen stellt. Ein wichtiger Engpass ist auf die Rückführung von Soft-Information vom Soft-Decoder an den Soft-Detektor zurückzuführen. Dies führt zu strengen Anforderungen, einschließlich der Notwendigkeit extrem hoher Schaltungsgeschwindigkeiten. Ein weiteres Problem ist die Speicherung und Zwischenspeicherung von Signalen, die in jedem vom Soft-Detektor und Soft-Decoder für die aufeinanderfolgenden Iterationsschritte verwendet werden. Insgesamt wäre eine effiziente architektonische Lösung, die auch die korrekte Zeitplanung der verschiedenen Erkennungs-/Decodierungsschritte vorwegnimmt und ermöglicht, sehr vorteilhaft.
  • Bei den Verfahren gemäß verschiedenen Ausführungsformen, die im Folgenden beschrieben werden, wird angenommen, dass der Soft-Detektor zweimal verwendet wird: Einmal in einem ersten (anfänglichen) Durchlauf nach Empfang der Eingangssignal-Abtastwerte, bei welchem die Erkennung keine Verwendung einer Rückführung vom Soft-Decoder einschließt, und ein weiteres Mal in einem zweiten Durchlauf, bei welchem vom Soft-Decoder bereitgestellte Soft-Information zur Erkennung des Datenblocks genutzt wird. Daher kann die Soft-Erkennung in einer Ausführungsform vier Hardware-Engines (oder Software-Engines, Hardware-Engines werden aber bevorzugt) erfordern. Diese vier Hardware-Engines schließen, ohne darauf beschränkt zu sein, FL0: Vorwärtsschleife 0, RL0: Rückwärtsschleife 0, FL1: Vorwärtsschleife 1 und RL1: Rückwärtsschleife 1 ein, wie in 6A, 6B, 7, 9 und 10 gezeigt.
  • FL0 und RL0 können also verwendet werden, um die Erkennung im ersten Durchlauf durchzuführen, und FL1 und RL1 werden verwendet, um die Erkennung im zweiten Durchlauf durchzuführen. Zusätzlich wird angenommen, dass nur eine Soft-Decodierungs-Engine verwendet wird (die eine LPDC-Decodierungs-Engine ist, da der Flächenbedarf für einen Summen-Produkt-Decoder ziemlich groß sein kann und daher vermieden werden sollte).
  • In den Ausführungsformen, die in 6A, 6B und 7 beschrieben werden, verwendet der Soft-Decoder einen DMAX-Erkennungsalgorithmus. In den Ausführungsformen, die in 8 und 9 beschrieben werden, verwendet der Soft-Decoder einen SW-DMAX-Erkennungsalgorithmus. Wie auf dem Fachgebiet bekannt ist, können natürlich andere Erkennungsalgorithmen verwendet werden, doch um die Ausführungsformen an die Zeitsteuerung des verwendeten Erkennungsalgorithmus anzupassen, können Anpassungen und/oder Modifikationen erforderlich sein, die vom Fachmann nach dem Durchlesen der vorliegenden Beschreibungen bestimmt werden können.
  • Nun auf 6A Bezug nehmend, wird eine Ausführungsform des Soft-Erkennungs-/Soft-Decodierungssystems gezeigt. Während eines Zeitintervalls t1, das der Verwendung der Hardware-Engine FL0 entspricht, wird der Vorwärtserkennungsalgorithmus an einem Block von Kanalsignal-Abtastwerten ausgeführt, der hierin als y (1) / 1, ..., y (1) / N bezeichnet ist. Am Ende des Zeitintervalls t1 kann dieselbe Hardware-Engine FL0 verwendet werden, um während eines Zeitintervalls t2 (die Dauer von t2 entspricht der von t1) den nächsten Block von N Signalabtastwerten y (2) / 1, ..., y (2) / N zu verarbeiten. Während t2 werden auch die folgenden Operationen der Reihe nach durchgeführt: (a) ein Rückwärtslauf des Erkennungsalgorithmus wird am Datenblock y (1) / 1, ..., y (1) / N ausgeführt, wie durch das Zeitintervall angegeben, das RLO entspricht (die Dauer dieses Zeitintervalls entspricht einem Viertel (1/4) von t2); (b) eine erste Decodierung wird vom Soft-Decoder LDPC durchgeführt (das Zeitintervall entspricht einem Achtel (1/8) von t2); (c) ein zweiter Vorwärtslauf wird vom Erkennungsalgorithmus am Datenblock y (1) / 1, ..., y (1) / N ausgeführt, wie durch das Zeitintervall angegeben, das FL1 entspricht (das Zeitintervall entspricht einem Viertel (1/4) von t2); (d) der Rückwärtslauf des Erkennungsalgorithmus wird erneut am Datenblock y (1) / 1, ..., y (1) / N ausgeführt, wie durch das Zeitintervall angegeben, das RL0 entspricht (das Zeitintervall entspricht einem Viertel (1/4) von t2); und (e) eine zweite Decodierung wird vom Soft-Decoder LDPC durchgeführt (das Zeitintervall entspricht einem Achtel (1/8) von t2); Wie in 6B gezeigt, umfasst das System in dieser Ausführungsform zwei Vorwärts-Engines (FL0 und FL1), eine Rückwärts-Engine (RL0), zwei Puffer, geeignet, um y (1) / 1, ..., y (1) / N und y (2) / 1, ..., y (2) / N zu speichern, zwei Puffer, geeignet, um verzweigungsmetrische Berechnungen zu speichern, und eine LDPC-Hardware-Engine. Dieses System benötigt oder schließt keine Hardware-Engine RL1 ein, da die RL0-Engine während des Zeitintervalls t2 an verschiedenen Zeitpunkten für Rückwärtsschleifen 0 und 1 verwendet werden kann.
  • Das Zeitintervall für FL1 ist kürzer als das für FL0, da einige Größen, die während FL0 berechnet wurden, während FL1 wiederverwendet werden können, wie weiter unten ausführlicher erläutert. Dementsprechend ist das Zeitintervall zur Ausführung von RL0 kleiner als das Zeitintervall für FL0, da einige Größen, die während FL0 berechnet werden, während RL0 wiederverwendet werden können.
  • Bezug nehmend auf 4 und 6A, kann ein Bandlaufwerkssystem 400 in einer Ausführungsform zum Beispiel einen Soft-Detektor 402 und einen Soft-Decoder 404 aufweisen. Der Soft-Detektor 402 kann Logik umfassen, die in einer ersten Hardware-Engine FL0 realisiert ist, geeignet, um während eines ersten Zeitintervalls t1 eine erste Vorwärtsschleife eines Erkennungsalgorithmus an einem ersten Block von Signalabtastwerten 406 (y (1) / 1, ..., y (1) / N) auszuführen, Logik, die in einer zweiten Hardware-Engine RL0 realisiert ist, geeignet, um während eines zweiten Zeitintervalls (ein erstes Viertel (1/4) von t2, durch RL0 angegeben) eine erste Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen und während eines fünften Zeitintervalls (ein drittes Viertel (1/4) von t2, durch RL0 angegeben) eine zweite Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, und Logik, die in einer vierten Hardware-Engine FL1 realisiert ist, geeignet, um während eines vierten Zeitintervalls (ein erstes Achtel (1/8) von t2, durch FL1 angegeben) unter Verwendung einer zweiten Soft-Information eine zweite Vorwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen. Der Soft-Detektor 402 übergibt eine erste Soft-Information 408 auf der Grundlage der Ausführung der ersten Vorwärts- und Rückwärtsschleife an den Soft-Decoder 404, und der Soft-Detektor 402 übergibt eine dritte Soft-Information 408 auf der Grundlage der Ausführung der zweiten Vorwärts- und Rückwärtsschleife an den Soft-Decoder 404.
  • Der Soft-Decoder 404 umfasst Logik, die in einer dritten Hardware-Engine LDPC realisiert ist, geeignet, um während eines dritten Zeitintervalls (ein erstes Achtel (1/8) von t2, durch LDPC angegeben) unter Verwendung der ersten Soft-Information 408 einen Decodierungsalgorithmus am ersten Block auszuführen, und während eines sechsten Zeitintervalls (ein zweites Achtel (1/8) von t2, durch LDPC angegeben) unter Verwendung der dritten Soft-Information 408 den Decodierungsalgorithmus am ersten Block auszuführen. Der Soft-Decoder 404 erzeugt die zweite Soft-Information 410 auf der Grundlage der Ausführung des Decodierungsalgorithmus während des dritten Zeitintervalls.
  • Das System 400 weist auch Logik auf, geeignet, um auf der Grundlage der Ausführung des Decodierungsalgorithmus am ersten Block während des sechsten Zeitintervalls einen ersten decodierten Block von Signalabtastwerten 412 auszugeben. Zudem entspricht eine Summe des zweiten, dritten, vierten, fünften und sechsten Zeitintervalls (gleich t2) etwa der Dauer des ersten Zeitintervalls t1.
  • Einer anderen Ausführungsform gemäß kann die erste Hardware-Engine FL0 die erste Vorwärtsschleife des Erkennungsalgorithmus gleichzeitig (bei Ablauf von) mit den zweiten, dritten, vierten, fünften und sechsten Zeitintervallen (zusammengenommen t2) an einem zweiten Block von Signalabtastwerten ausführen, z. B., die erste Hardware-Engine FL0 kann während t2 einen zweiten Block von Signalabtastwerten verarbeiten, wie in 6A gezeigt.
  • In einem weiteren Beispiel entspricht das zweite Zeitintervall (für RL0) etwa einem Viertel (1/4) des ersten Zeitintervalls t1 (für FL0) und tritt unmittelbar nach dem ersten Zeitintervall t1 ein, entspricht das dritte Zeitintervall (für LDPC) etwa einem Achtel (1/8) des ersten Zeitintervalls t1 und tritt unmittelbar nach dem zweiten Zeitintervall ein, entspricht das vierte Zeitintervall (für FL1) etwa einem Viertel (1/4) des ersten Zeitintervalls t1 und tritt unmittelbar nach dem dritten Zeitintervall ein, entspricht das fünfte Zeitintervall (für RL0) etwa einem Viertel (1/4) des ersten Zeitintervalls t1 und tritt unmittelbar nach dem vierten Zeitintervall ein, und entspricht das sechste Zeitintervall (für LDPC) etwa einem Achtel (1/8) des ersten Zeitintervalls t1 und tritt unmittelbar nach dem fünften Zeitintervall ein.
  • In einer anderen Ausführungsform kann das Bandantriebssystem auch umfassen einen Magnetkopf, einen Antriebsmechanismus, geeignet, um einen magnetischen Datenträger über den Magnetkopf zu führen, einen Controller, der mit dem Magnetkopf elektrisch verbunden ist, wobei der Controller geeignet ist, den Betrieb des Magnetkopfes zu steuern, Logik, geeignet, um die Signalabtastwerte über den Magnetkopf zu empfangen, und Pufferspeicher, geeignet, um zu speichern: den ersten Block von Signalabtastwerten (y (1) / 1, ..., y (1) / N), den zweiten Block von Signalabtastwerten (y (2) / 1, ..., y (2) / N), verzweigungsmetrische Berechnungen für den Erkennungsalgorithmus, die dem ersten Block von Signalabtastwerten zugeordnet sind, und verzweigungsmetrische Berechnungen für den Erkennungsalgorithmus, die dem zweiten Block von Signalabtastwerten zugeordnet sind. Die verzweigungsmetrischen Berechnungen können zur Berechnung der in den Vorwärts- und Rückwärtsläufen erhaltenen Werte (α0, α1, ..., aN und β1, β2, ..., βN) verwendet werden, wie in 5 detaillierter gezeigt.
  • Nun auf 7 Bezug nehmend, wird eine Ausführungsform eines Soft-Erkennungs-/Soft-Decodierungssystems gezeigt. In dieser Ausführungsform verwendet das System zwei Vorwärts-Engines (FL0 und FL1), zwei Rückwärts-Engines (RL0 und RL1), drei Puffer, geeignet, um y (1) / 1, ..., y (1) / N, y (2) / 1, ..., y (2) / N und y (3) / 1, ..., y (3) / N zu speichern, drei Puffer, geeignet, um verzweigungsmetrische Berechnungen zu speichern, und eine LDPC-Hardware-Engine. Wie zu sehen ist, sind die zeitlichen Anforderungen in dieser Ausführungsform für jede Engine im Vergleich zum in 6A bis 6B gezeigten System gelockert, doch werden eine zusätzliche Engine (RL1) sowie zusätzliche Puffer verwendet. Dieses Verfahren erfordert etwa 50% mehr Verarbeitungszeit als das in 6A bis 6B beschriebene Verfahren.
  • Einem Beispiel gemäß, wie in 4 und 7 gezeigt, kann ein Bandlaufwerkssystem 400 einen Soft-Detektor 402 und einen Soft-Decoder 404 aufweisen. Der Soft-Detektor 402 umfasst Logik, die in einer ersten Hardware-Engine FL0 realisiert ist, geeignet, um während eines ersten Zeitintervalls (als FL0 oben links in der oberen Sequenz gezeigt) eine erste Vorwärtsschleife eines Erkennungsalgorithmus an einem ersten Block von Signalabtastwerten (y (1) / 1, ..., y (1) / N) auszuführen, Logik, die in einer zweiten Hardware-Engine RL0 realisiert ist, geeignet, um während eines zweiten Zeitintervalls (als das RLO benachbart zum FL0 der oberen Sequenz gezeigt) eine erste Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, Logik, die in einer vierten Hardware-Engine FL1 realisiert ist, geeignet, um während eines vierten Zeitintervalls (als das FL1 rechts vom ersten LDPC der oberen Sequenz gezeigt) unter Verwendung einer zweiten Soft-Information eine zweite Vorwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, und Logik, die in einer fünften Hardware-Engine RL1 realisiert ist, geeignet, um während eines fünften Zeitintervalls (als das RL1 benachbart zum ersten FL1 der oberen Sequenz gezeigt) unter Verwendung der zweiten Soft-Information eine zweite Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen. Der Soft-Detektor 402 übergibt eine erste Soft-Information 408 auf der Grundlage der Ausführung der ersten Vorwärts- und Rückwärtsschleife des Erkennungsalgorithmus am ersten Block an den Soft-Decoder 404, und der Soft-Detektor 402 übergibt eine dritte Soft-Information 408 auf der Grundlage der Ausführung der zweiten Vorwärts- und Rückwärtsschleife des Erkennungsalgorithmus am ersten Block an den Soft-Decoder 404.
  • Der Soft-Decoder 404 umfasst Logik, die in einer dritten Hardware-Engine LDPC realisiert ist, geeignet, um während eines dritten Zeitintervalls (als das erste LDPC in der oberen Sequenz gezeigt) unter Verwendung der ersten Soft-Information einen Decodierungsalgorithmus am ersten Block auszuführen, und während eines sechsten Zeitintervalls (als das zweite LDPC in der oberen Sequenz gezeigt) unter Verwendung der dritten Soft-Information den Decodierungsalgorithmus am ersten Block auszuführen. Der Soft-Decoder 404 erzeugt die zweite Soft-Information 410 auf der Grundlage der Ausführung des Decodierungsalgorithmus am ersten Block während des dritten Zeitintervalls.
  • Das System 400 weist auch Logik auf, geeignet, um auf der Grundlage der Ausführung des Decodierungsalgorithmus am ersten Block während des sechsten Zeitintervalls einen ersten decodierten Block von Signalabtastwerten 412 auszugeben. Eine Summe des zweiten, dritten, vierten, fünften und sechsten Zeitintervalls entspricht etwa der zweifachen Dauer des ersten Zeitintervalls, d. h., der Gesamtprozess nimmt etwa die dreifache Dauer des ersten Zeitintervalls (in 7 als FL0 gezeigt) in Anspruch.
  • In einem Ansatz kann das zweite Zeitintervall etwa einer Hälfte (1/2) des ersten Zeitintervalls entsprechen und unmittelbar nach dem ersten Zeitintervall eintreten, das dritte Zeitintervall kann etwa einem Viertel (1/4) des ersten Zeitintervalls entsprechen und unmittelbar nach dem zweiten Zeitintervall eintreten, das vierte Zeitintervall kann etwa einer Hälfte (1/2) des ersten Zeitintervalls entsprechen und unmittelbar nach dem dritten Zeitintervall eintreten, das fünfte Zeitintervall kann etwa einer Hälfte (1/2) des ersten Zeitintervalls entsprechen und unmittelbar nach dem vierten Zeitintervall eintreten, und das sechste Zeitintervall kann etwa einem Viertel (1/4) des ersten Zeitintervalls entsprechen und unmittelbar nach dem fünften Zeitintervall eintreten.
  • In einem anderen Ansatz kann die erste Hardware-Engine FL0 unmittelbar nach der Ausführung der ersten Vorwärtsschleife des Erkennungsalgorithmus am ersten Block (y (1) / 1, ..., y (1) / N) mit der Ausführung der ersten Vorwärtsschleife des Erkennungsalgorithmus an einem zweiten Block von Signalabtastwerten (y (2) / 1, ..., y (2) / N) beginnen, und die erste Hardware-Engine kann unmittelbar nach der Ausführung der ersten Vorwärtsschleife des Erkennungsalgorithmus am zweiten Block mit der Ausführung der ersten Vorwärtsschleife des Erkennungsalgorithmus an einem dritten Block von Signalabtastwerten (y (3) / 1, ..., y (3) / N) beginnen.
  • In einer weiteren Ausführungsform kann das Bandantriebssystem auch umfassen einen Magnetkopf, einen Antriebsmechanismus, geeignet, um einen magnetischen Datenträger über den Magnetkopf zu führen, einen Controller, der mit dem Magnetkopf elektrisch verbunden ist, wobei der Controller geeignet ist, den Betrieb des Magnetkopfes zu steuern, Logik, geeignet, um die Signalabtastwerte über den Magnetkopf zu empfangen, und Pufferspeicher, geeignet, um den ersten Block von Signalabtastwerten, den zweiten Block von Signalabtastwerten, den dritten Block von Signalabtastwerten, verzweigungsmetrische Berechnungen für den Erkennungsalgorithmus, die dem ersten Block von Signalabtastwerten zugeordnet sind, verzweigungsmetrische Berechnungen für den Erkennungsalgorithmus, die dem zweiten Block von Signalabtastwerten zugeordnet sind, und verzweigungsmetrische Berechnungen für den Erkennungsalgorithmus zu speichern, die dem dritten Block von Signalabtastwerten zugeordnet sind.
  • Die in 9 bis 10 beschriebenen Ausführungsformen stützen sich auf einen SW-DMAX-Algorithmus. Der SW-DMAX-Algorithmus gemäß einer Ausführungsform wird in 8 kurz beschrieben.
  • Wie in 8 gezeigt, ist die Blockgröße N in sechs Teile aufgeteilt (N = 6L). Der Rückwärts-Algorithmus (BWD) wird an jedem kürzeren Block der Länge 2L ausgeführt, sobald die Ergebnisse des Vorwärts-Algorithmus (FWD) vorliegen. Die Rückwärtsschleifen-Ergebnisse für die erste Hälfte jedes Rückwärts-Algorithmus (z. B. von 2L bis L, von 3L bis 2L usw.) werden verworfen, und dann kann die Informationen, die im Rückwärts-Algorithmus in der zweiten Hälfte berechnet wurde, für die Berechnung von Soft-Information 802 (z. B. von L bis 1, von 2L bis L usw.) verwendet werden. Zur endgültigen Berechnung von 6L bis 4L wird die Soft-Information 802 über diesen gesamten Block der Länge 2L hinweg generiert.
  • Zu den Vorteilen des SW-DMAX-Algorithmus gegenüber dem DMAX-Algorithmus gehört ein Speicherbedarf, der von N unabhängig ist (er ist nur von L abhängig), und, dass keine Latenz vorhanden ist, die auf die Ausführungszeit des Rückwärtslaufs (BWD) zurückzuführen ist. Der Nachteil des SW-DMAX-Algorithmus ist, dass die Zahl der mathematischen Operationen für den Rückwärtslauf (BWD) im Wesentlichen verdoppelt wird.
  • Nun auf 9 Bezug nehmend, wird eine Ausführungsform eines Soft-Erkennungs-/Soft-Decodierungssystems gezeigt. In dieser Ausführungsform, die sich auf SW-DMAX stützt, können sowohl der Vorwärtslauf FL0 als auch der Rückwärtslauf RL0 des Erkennungsalgorithmus während des Zeitintervalls t1 ausgeführt werden (daher die Notation FL0 + RL0 und auch FL1 + RL1). In dieser Ausführungsform kann das System einer Ausführungsform gemäß zwei Vorwärts-Engines (FL0 und FL1), zwei Rückwärts-Engines (RL0 und RL1), eine LDPC-Hardware-Engine, zwei Puffer zum Speichern von y (1) / 1, ..., y (1) / N und y (2) / 1, ..., y (2) / N, und zwei Puffer zum Speichern von verzweigungsmetrischen Berechnungen verwenden. Es ist auch anzumerken, dass die Zeitzwänge im Vergleich zu der in 6A, 6B und 7 gezeigten Ausführungsform gelockert sind, da sowohl LDPC als auch FL1 + RL1 ein Zeitintervall von nur einem Drittel (1/3) von t2 verwenden.
  • In diesem Ansatz kann der Erkennungsalgorithmus ein SW-DMAX-Algorithmus sein, und der Decodierungsalgorithmus kann ein LDPC-Decodierungsalgorithmus sein.
  • Einem Beispiel gemäß, wie in 4 und 9 gezeigt, weist ein Bandlaufwerkssystem 400 einen Soft-Detektor 402 und einen Soft-Decoder 404 auf. Der Soft-Detektor 402 umfasst Logik, die in einer ersten Hardware-Engine FL0 realisiert ist, geeignet, um während eines ersten Zeitintervalls t1 eine erste Vorwärtsschleife eines Erkennungsalgorithmus an einem ersten Block von Signalabtastwerten auszuführen, Logik, die in einer zweiten Hardware-Engine RL0 realisiert ist, geeignet, um während des ersten Zeitintervalls t1 eine erste Rückwärtsschleife des Erkennungsalgorithmus am ersten Block von Signalabtastwerten auszuführen, um eine erste Soft-Information 408 zu erzeugen, Logik, die in einer dritten Hardware-Engine FL1 realisiert ist, geeignet, um während eines dritten Zeitintervalls (Teil des Zeitintervalls t2) eine zweite Vorwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, und Logik, die in einer vierten Hardware-Engine RL1 realisiert ist, geeignet, um während des dritten Zeitintervalls (der gleiche Teil des Zeitintervalls t2) eine zweite Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, um eine dritte Soft-Information 410 zu erzeugen.
  • Der Soft-Decoder 404 umfasst Logik, die in einer fünften Hardware-Engine LDPC realisiert ist, geeignet, um während eines zweiten Zeitintervalls (Teil des Zeitintervalls t2) unter Verwendung der ersten Soft-Information 408 einen Decodierungsalgorithmus am ersten Block auszuführen, um die zweite Soft-Information 410 zu erzeugen, und während eines vierten Zeitintervalls (Teil des Zeitintervalls t2) unter Verwendung der dritten Soft-Information 408 den Decodierungsalgorithmus am ersten Block auszuführen. Das System 400 schließt auch Logik ein, geeignet, um auf der Grundlage der Ausführung des Decodierungsalgorithmus am ersten Block während des vierten Zeitintervalls unter Verwendung der dritten Soft-Information einen ersten decodierten Block von Signalabtastwerten 412 auszugeben. Eine Summe der zweiten, dritten und vierten Zeitintervalle entspricht etwa der Dauer des ersten Zeitintervalls t1, d. h., die zweiten, dritten und vierten Zeitintervalle machen t2 aus.
  • In einem Ansatz, wie in 9 gezeigt, kann das zweite Zeitintervall (als das linke LDPC gezeigt) etwa einem Drittel (1/3) des ersten Zeitintervalls t1 entsprechen und unmittelbar nach dem ersten Zeitintervall t1 eintreten, kann das dritte Zeitintervall (als FL1 + RL1 gezeigt) etwa einem Drittel (1/3) des ersten Zeitintervalls t1 entsprechen und unmittelbar nach dem ersten Zeitintervall eintreten, und kann das vierte Zeitintervall (als das rechte LDPC gezeigt) etwa einem Drittel (1/3) des ersten Zeitintervalls t1 entsprechen und unmittelbar nach dem dritten Zeitintervall eintreten.
  • In einem weiteren Ansatz kann die erste Hardware-Engine FL0 die erste Vorwärtsschleife ausführen, und die zweite Hardware-Engine RL0 kann die erste Rückwärtsschleife des Erkennungsalgorithmus gleichzeitig mit dem zweiten, dritten und vierten Zeitintervall (z. B. während t2) an einem zweiten Block von Signalabtastwerten (y (2) / 1, ..., y (2) / N) ausführen.
  • In einer weiteren Ausführungsform kann das System umfassen einen Magnetkopf, einen Antriebsmechanismus, geeignet, um einen magnetischen Datenträger über den Magnetkopf zu führen, einen Controller, der mit dem Magnetkopf elektrisch verbunden ist, wobei der Controller geeignet ist, den Betrieb des Magnetkopfes zu steuern, Logik, geeignet, um die Signalabtastwerte über den Magnetkopf zu empfangen, und Pufferspeicher, geeignet, um den ersten Block von Signalabtastwerten, den zweiten Block von Signalabtastwerten, verzweigungsmetrische Berechnungen für den Erkennungsalgorithmus, die dem ersten Block von Signalabtastwerten zugeordnet sind, und verzweigungsmetrische Berechnungen für den Erkennungsalgorithmus zu speichern, die dem zweiten Block von Signalabtastwerten zugeordnet sind.
  • Nun auf 10 Bezug nehmend, wird eine weitere Ausführungsform eines Soft-Erkennungs-/Soft-Decodierungssystems gezeigt. In dieser Ausführungsform, die auf SW-DMAX gestützt ist, können sowohl der Vorwärtslauf FL0 als auch der Rückwärtslauf RL0 des Erkennungsalgorithmus während eines einzigen Zeitintervalls t dreimal ausgeführt werden. Dann kann die LDPC-Engine eine Decodierung durchführen, um Soft-Information zur Verwendung im zweiten Vorwärtslauf FL1 und Rückwärtslauf RL1 des Erkennungsalgorithmus zu erzeugen. Dies kann dann während des Zeitintervalls t für ein zweites Codewort wiederholt werden. Diese Ausführungsform kann zwei Vorwärts-Engines (FL0 und FL1), zwei Rückwärts-Engines (RL0 und RL1), eine LDPC-Hardware-Engine, drei Puffer zum Speichern von y (1) / 1, ..., y (1) / N, y (2) / 1, ..., y (2) / N und y (3) / 1, ..., y (3) / N, und drei zum Speichern von verzweigungsmetrischen Berechnungen geeignete Puffer verwenden. Es ist anzumerken, dass die Zeitzwänge im Vergleich zum in 9 beschriebenen Verfahren hier weiter gelockert sind.
  • Nun auf 4 und 10 Bezug nehmend, kann ein Bandlaufwerkssystem 400 einem Beispiel gemäß einen Soft-Detektor 402 und einen Soft-Decoder 404 aufweisen. Der Soft-Detektor 402 umfasst Logik, die in einer ersten Hardware-Engine FL0 realisiert ist, geeignet, um während eines ersten Zeitintervalls (als das linke FL0 + RL0 gezeigt) eine erste Vorwärtsschleife eines Erkennungsalgorithmus an einem ersten Block von Signalabtastwerten auszuführen, Logik, die in einer zweiten Hardware-Engine RL0 realisiert ist, geeignet, um während des ersten Zeitintervalls FL0 + RL0 eine erste Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, Logik, die in einer vierten Hardware-Engine FL1 realisiert ist, geeignet, um während eines dritten Zeitintervalls unter Verwendung einer zweiten Soft-Information 410 eine zweite Vorwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, und Logik, die in einer fünften Hardware-Engine RL1 realisiert ist, geeignet, um während des dritten Zeitintervalls unter Verwendung der zweiten Soft-Information 410 eine zweite Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen. Der Soft-Detektor 402 übergibt eine erste Soft-Information 408 auf der Grundlage der Ausführung der ersten Vorwärts- und Rückwärtsschleife des Erkennungsalgorithmus am ersten Block FL0 + RL0 an den Soft-Decoder 404. Der Soft-Detektor 402 übergibt auch eine dritte Soft-Information 408 auf der Grundlage der Ausführung der zweiten Vorwärts- und Rückwärtsschleife des Erkennungsalgorithmus am ersten Block FL1 + RL1 an den Soft-Decoder 404.
  • Der Soft-Decoder 404 umfasst Logik, die in einer dritten Hardware-Engine LDPC realisiert ist, geeignet, um während eines zweites Zeitintervalls (als das linke LDPC in der oberen Sequenz gezeigt) unter Verwendung der ersten Soft-Information einen Decodierungsalgorithmus am ersten Block auszuführen, und während eines vierten Zeitintervalls (als das mittlere LDPC in der oberen Sequenz gezeigt) unter Verwendung der dritten Soft-Information den Decodierungsalgorithmus am ersten Block auszuführen. Der Soft-Decoder 404 erzeugt auch die zweite Soft-Information 410 auf der Grundlage der Ausführung des Decodierungsalgorithmus am ersten Block während des zweiten Zeitintervalls. Das System 400 weist auch Logik auf, geeignet, um auf der Grundlage der Ausführung des Decodierungsalgorithmus am ersten Block während des vierten Zeitintervalls einen ersten decodierten Block von Signalabtastwerten 412 auszugeben. Eine Summe der zweiten, dritten und vierten Zeitintervalle entspricht etwa der zweifachen Dauer des ersten Zeitintervalls.
  • In einem weiteren Ansatz kann das zweite Zeitintervall (als das linke LDPC in der oberen Sequenz gezeigt) etwa einer Hälfte (1/2) des ersten Zeitintervalls (als das linke FL0 + RL0 in der oberen Sequenz gezeigt) entsprechen und tritt unmittelbar nach dem ersten Zeitintervall ein, das dritte Zeitintervall (als das linke FL1 + RL1 in der oberen Sequenz gezeigt) kann etwa dem ersten Zeitintervall entsprechen und tritt unmittelbar nach dem zweiten Zeitintervall ein, und das vierte Zeitintervall (als das mittlere LDPC in der oberen Sequenz gezeigt) kann etwa einer Hälfte (1/2) des ersten Zeitintervalls entsprechen und tritt unmittelbar nach dem dritten Zeitintervall ein.
  • In einem anderen Ansatz kann die erste Hardware-Engine (FL0 in der mittleren Sequenz) mit der Ausführung der ersten Vorwärtsschleife beginnen, und die zweite Hardware-Engine (RL0 in der mittleren Sequenz) kann unmittelbar nach der Ausführung der ersten Vorwärts- und Rückwärtsschleife des Erkennungsalgorithmus am ersten Block (FL0 + RL0 in der oberen Sequenz) mit der Ausführung der ersten Rückwärtsschleife des Erkennungsalgorithmus an einem zweiten Block von Signalabtastwerten beginnen, und die erste Hardware-Engine (FL0 in der unteren Sequenz) kann mit der Ausführung der ersten Vorwärtsschleife beginnen, und die zweite Hardware-Engine (RL0 in der unteren Sequenz) kann unmittelbar nach der Ausführung der ersten Vorwärts- und Rückwärtsschleife des Erkennungsalgorithmus am zweiten Block mit der Ausführung der ersten Rückwärtsschleife des Erkennungsalgorithmus an einem dritten Block von Signalabtastwerten beginnen.
  • In einer weiteren Ausführungsform kann das System umfassen einen Magnetkopf, einen Antriebsmechanismus, geeignet, um einen magnetischen Datenträger über den Magnetkopf zu führen, einen Controller, der mit dem Magnetkopf elektrisch verbunden ist, wobei der Controller geeignet ist, den Betrieb des Magnetkopfes zu steuern, Logik, geeignet, um die Signalabtastwerte über den Magnetkopf zu empfangen, und Pufferspeicher, geeignet, um den ersten Block von Signalabtastwerten, den zweiten Block von Signalabtastwerten, den dritten Block von Signalabtastwerten, verzweigungsmetrische Berechnungen für den Erkennungsalgorithmus, die dem ersten Block von Signalabtastwerten zugeordnet sind, verzweigungsmetrische Berechnungen für den Erkennungsalgorithmus, die dem zweiten Block von Signalabtastwerten zugeordnet sind, und verzweigungsmetrische Berechnungen für den Erkennungsalgorithmus, die dem dritten Block von Signalabtastwerten zugeordnet sind, zu speichern.
  • In einem Ansatz kann der Erkennungsalgorithmus ein SW-DMAX-Algorithmus sein, und der Decodierungsalgorithmus kann einen LDPC-Decodierungsalgorithmus aufweisen.
  • 11 veranschaulicht ein Verfahren 1100 gemäß einer Ausführungsform. Als Option kann das vorliegende Verfahren 1100 im Kontext der Funktionalität und Architektur von 1 bis 10 realisiert sein. Das Verfahren 1100 kann jedoch in jeder gewünschten Umgebung durchgeführt werden. Es ist anzumerken, dass die vorstehenden Definitionen während der vorliegenden Beschreibung gelten können, und dass das Verfahren 1100 verschiedenen Ausführungsformen gemäß mehr oder weniger Schritte als die hierin beschriebenen einschließen kann.
  • In einer Ausführungsform beginnt das Verfahren 1100 bei Operation 1102, wo während eines ersten Zeitintervalls eine erste Vorwärtsschleife eines Erkennungsalgorithmus an einem ersten Block von Signalabtastwerten ausgeführt wird.
  • In Operation 1104 wird während eines zweiten Zeitintervalls eine erste Rückwärtsschleife des Erkennungsalgorithmus am ersten Block ausgeführt, um eine erste Soft-Information zu erzeugen.
  • In Operation 1106 wird während eines dritten Zeitintervalls unter Verwendung der ersten Soft-Information ein Decodierungsalgorithmus am ersten Block ausgeführt, um eine zweite Soft-Information zu erzeugen.
  • In Operation 1108 wird während eines vierten Zeitintervalls unter Verwendung der zweiten Soft-Information eine zweite Vorwärtsschleife des Erkennungsalgorithmus am ersten Block ausgeführt.
  • In Operation 1110 wird während eines fünften Zeitintervalls eine zweite Rückwärtsschleife des Erkennungsalgorithmus am ersten Block ausgeführt, um eine dritte Soft-Information zu erzeugen.
  • In Operation 1112 wird während eines sechsten Zeitintervalls unter Verwendung der dritten Soft-Information der Decodierungsalgorithmus am ersten Block ausgeführt, um einen ersten decodierten Block von Signalabtastwerten zu erzeugen.
  • In Operation 1114 wird der erste decodierte Block von Signalabtastwerten ausgegeben, z. B. durch Senden, Übertragen, Anzeigen oder Speichern des ersten decodierten Blocks von Signalabtastwerten, wie dem Fachmann bekannt.
  • Einer Ausführungsform gemäß entspricht eine Summe des zweiten, dritten, vierten, fünften und sechsten Zeitintervalls etwa der Dauer des ersten Zeitintervalls, kann das zweite Zeitintervall unmittelbar nach dem ersten Zeitintervall eintreten, kann das dritte Zeitintervall unmittelbar nach dem zweiten Zeitintervall eintreten, kann das vierte Zeitintervall unmittelbar nach dem dritten Zeitintervall eintreten, kann das fünfte Zeitintervall unmittelbar nach dem vierten Zeitintervall eintreten, und kann das sechste Zeitintervall unmittelbar nach dem fünften Zeitintervall eintreten.
  • In einer weiteren Ausführungsform kann das Verfahren 1100 außerdem ein Ausführen der ersten Vorwärtsschleife des Erkennungsalgorithmus an einem zweiten Block von Signalabtastwerten gleichzeitig mit dem zweiten, dritten, vierten, fünften und sechsten Zeitintervall aufweisen.
  • Einer weiteren Ausführungsform gemäß kann eine Summe des zweiten, dritten, vierten, fünften und sechsten Zeitintervalls etwa der zweifachen Dauer des ersten Zeitintervalls entsprechen, kann das zweite Zeitintervall unmittelbar nach dem ersten Zeitintervall eintreten, kann das dritte Zeitintervall unmittelbar nach dem zweiten Zeitintervall eintreten, kann das vierte Zeitintervall unmittelbar nach dem dritten Zeitintervall eintreten, kann das fünfte Zeitintervall unmittelbar nach dem vierten Zeitintervall eintreten, und kann das sechste Zeitintervall unmittelbar nach dem fünften Zeitintervall eintreten.
  • In einer weiteren Ausführungsform kann das Verfahren 1100 außerdem ein Ausführen der ersten Vorwärtsschleife des Erkennungsalgorithmus an einem zweiten Block von Signalabtastwerten unmittelbar nach dem Ausführen der ersten Vorwärtsschleife des Erkennungsalgorithmus am ersten Block und ein Ausführen der ersten Vorwärtsschleife des Erkennungsalgorithmus an einem dritten Block von Signalabtastwerten unmittelbar nach dem Ausführen der ersten Vorwärtsschleife des Erkennungsalgorithmus am zweiten Block umfassen.
  • In einer weiteren Ausführungsform kann der Erkennungsalgorithmus ein DMAX- oder SW-DMAX-Erkennungsalgorithmus oder ein anderer auf dem Fachgebiet bekannter Erkennungsalgorithmus sein. Einer weiteren Ausführungsform gemäß kann der Decodierungsalgorithmus einen LDPC-Decodierungsalgorithmus oder jeder andere auf dem Fachgebiet bekannte Decodierungsalgorithmus sein, der für Signalabtastwerte geeignet ist.
  • Die Ablaufpläne und Blockschaltbilder in den Figuren veranschaulichen die Architektur, die Funktionalität und die Arbeitsweise möglicher Realisierungen von Systemen, Verfahren und Computerprogrammprodukten gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung. In diesem Zusammenhang kann jeder Block in den Ablaufplänen oder Blockschaltbildern ein Codemodul, ein Codesegment oder einen Codeteil darstellen, der einen oder mehrere ausführbare Befehle zur Realisierung der spezifizierten logischen Funktion(en) aufweist. Es ist auch anzumerken, dass die in den Blöcken genannten Funktionen in alternativen Realisierungen in einer anderen Reihenfolge als der in der Figur genannten auftreten können. Zum Beispiel können zwei Blöcke, die aufeinanderfolgend dargestellt sind, tatsächlich im Wesentlichen gleichzeitig ausgeführt werden, oder die Blöcke können abhängig von der beteiligten Funktionalität manchmal in umgekehrter Reihenfolge ausgeführt werden. Es ist auch anzumerken, dass jeder Block der Blockschaltbilder und/oder Ablaufpläne und Kombinationen von Blöcken in den Blockschaltbildern und/oder Ablaufplänen durch Systeme auf der Grundlage von Spezialhardware, die die spezifizierten Funktionen oder Vorgänge durchführen, oder durch Kombinationen von Spezialhardware und Computerbefehlen realisiert werden können.
  • Auch wenn oben verschiedene Ausführungsformen beschrieben wurden, versteht es sich, dass sie lediglich beispielhaft und nicht einschränkend sind. Daher sollte die Breite und der Umfang einer Ausführungsform der vorliegenden Erfindung nicht durch eine der oben beschriebenen beispielhaften Ausführungsformen eingeschränkt werden, sondern sollte nur den folgenden Ansprüchen und ihren Entsprechungen entsprechend definiert werden.

Claims (26)

  1. Bandlaufwerkssystem, aufweisend: einen Soft-Detektor, aufweisend: Logik, die in einer ersten Hardware-Engine realisiert ist, geeignet, um während eines ersten Zeitintervalls eine erste Vorwärtsschleife eines Erkennungsalgorithmus an einem ersten Block von Signalabtastwerten auszuführen; Logik, die in einer zweiten Hardware-Engine realisiert ist, geeignet, um während eines zweiten Zeitintervalls eine erste Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen und während eines fünften Zeitintervalls eine zweite Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen; Logik, die in einer vierten Hardware-Engine realisiert ist, geeignet, um während eines vierten Zeitintervalls unter Verwendung einer zweiten Soft-Information eine zweite Vorwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, wobei der Soft-Detektor auf der Grundlage der Ausführung der ersten Vorwärts- und Rückwärtsschleife eine erste Soft-Information an einen Soft-Decoder übergibt, und wobei der Soft-Detektor auf der Grundlage der Ausführung der zweiten Vorwärts- und Rückwärtsschleife eine dritte Soft-Information an den Soft-Decoder übergibt; den Soft-Decoder, aufweisend: Logik, die in einer dritten Hardware-Engine realisiert ist, geeignet, um während eines dritten Zeitintervalls unter Verwendung der ersten Soft-Information einen Decodierungsalgorithmus am ersten Block auszuführen und während eines sechsten Zeitintervalls unter Verwendung der dritten Soft-Information den Decodierungsalgorithmus am ersten Block auszuführen, wobei der Soft-Decoder auf der Grundlage der Ausführung des Decodierungsalgorithmus während des dritten Zeitintervalls die zweite Soft-Information erzeugt; und Logik, geeignet, um auf der Grundlage der Ausführung des Decodierungsalgorithmus am ersten Block während des sechsten Zeitintervalls einen ersten decodierten Block von Signalabtastwerten auszugeben, wobei eine Summe des zweiten, dritten, vierten, fünften und sechsten Zeitintervalls etwa der Dauer des ersten Zeitintervalls entspricht.
  2. Bandlaufwerkssystem nach Anspruch 1, wobei das zweite Zeitintervall etwa einem Viertel (1/4) des ersten Zeitintervalls entspricht und unmittelbar nach dem ersten Zeitintervall eintritt, wobei das dritte Zeitintervall etwa einem Achtel (1/8) des ersten Zeitintervalls entspricht und unmittelbar nach dem zweiten Zeitintervall eintritt, wobei das vierte Zeitintervall etwa einem Viertel (1/4) des ersten Zeitintervalls entspricht und unmittelbar nach dem dritten Zeitintervall eintritt, wobei das fünfte Zeitintervall etwa einem Viertel (1/4) des ersten Zeitintervalls entspricht und unmittelbar nach dem vierten Zeitintervall eintritt, und wobei das sechste Zeitintervall etwa einem Achtel (1/8) des ersten Zeitintervalls entspricht und unmittelbar nach dem fünften Zeitintervall eintritt.
  3. Bandlaufwerkssystem nach Anspruch 1, wobei die erste Hardware-Engine die erste Vorwärtsschleife des Erkennungsalgorithmus gleichzeitig mit dem zweiten, dritten, vierten, fünften und sechsten Zeitintervall an einem zweiten Block von Signalabtastwerten ausführt.
  4. Bandlaufwerkssystem nach Anspruch 3, außerdem aufweisend: einen Magnetkopf; einen Antriebsmechanismus, geeignet, um einen magnetischen Datenträger über den Magnetkopf zu führen; einen Controller, der mit dem Magnetkopf elektrisch verbunden ist, wobei der Controller geeignet ist, den Betrieb des Magnetkopfes zu steuern; Logik, geeignet, um die Signalabtastwerte über den Magnetkopf zu empfangen; und Pufferspeicher, geeignet, um zu speichern: den ersten Block von Signalabtastwerten; den zweiten Block von Signalabtastwerten; verzweigungsmetrische Berechnungen für den Erkennungsalgorithmus, die dem ersten Block von Signalabtastwerten zugeordnet sind; und verzweigungsmetrische Berechnungen für den Erkennungsalgorithmus, die dem zweiten Block von Signalabtastwerten zugeordnet sind.
  5. Bandlaufwerkssystem, aufweisend: einen Soft-Detektor, aufweisend: Logik, die in einer ersten Hardware-Engine realisiert ist, geeignet, um während eines ersten Zeitintervalls eine erste Vorwärtsschleife eines Erkennungsalgorithmus an einem ersten Block von Signalabtastwerten auszuführen; Logik, die in einer zweiten Hardware-Engine realisiert ist, geeignet, um während des ersten Zeitintervalls eine erste Rückwärtsschleife des Erkennungsalgorithmus am ersten Block von Signalabtastwerten auszuführen, um eine erste Soft-Information zu erzeugen; Logik, die in einer dritten Hardware-Engine realisiert ist, geeignet, um während eines dritten Zeitintervalls eine zweite Vorwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen; und Logik, die in einer vierten Hardware-Engine realisiert ist, geeignet, um während des dritten Zeitintervalls eine zweite Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, um eine dritte Soft-Information zu erzeugen; einen Soft-Decoder, der Logik aufweist, die in einer fünften Hardware-Engine realisiert ist, geeignet, um während eines zweiten Zeitintervalls unter Verwendung der ersten Soft-Information einen Decodierungsalgorithmus am ersten Block auszuführen, um die zweite Soft-Information zu erzeugen, und während eines vierten Zeitintervalls unter Verwendung der dritten Soft-Information den Decodierungsalgorithmus am ersten Block auszuführen; und Logik, geeignet, um auf der Grundlage der Ausführung des Decodierungsalgorithmus am ersten Block während des vierten Zeitintervalls unter Verwendung der dritten Soft-Information einen ersten decodierten Block von Signalabtastwerten auszugeben, wobei eine Summe der zweiten, dritten und vierten Zeitintervalle etwa der Dauer des ersten Zeitintervalls entspricht.
  6. Bandlaufwerkssystem nach Anspruch 5, wobei das zweite Zeitintervall etwa einem Drittel (1/3) des ersten Zeitintervalls entspricht und unmittelbar nach dem ersten Zeitintervall eintritt, wobei das dritte Zeitintervall etwa einem Drittel (1/3) des ersten Zeitintervalls entspricht und unmittelbar nach dem zweiten Zeitintervall eintritt, und wobei das vierte Zeitintervall etwa einem Drittel (1/3) des ersten Zeitintervalls entspricht und unmittelbar nach dem dritten Zeitintervall eintritt.
  7. Bandlaufwerkssystem nach Anspruch 5, wobei die erste Hardware-Engine die erste Vorwärtsschleife ausführt und die zweite Hardware-Engine gleichzeitig mit dem zweiten, dritten und vierten Zeitintervall die erste Rückwärtsschleife des Erkennungsalgorithmus an einem zweiten Block von Signalabtastwerten ausführt.
  8. Bandlaufwerkssystem nach Anspruch 7, außerdem aufweisend: einen Magnetkopf; einen Antriebsmechanismus, geeignet, um einen magnetischen Datenträger über den Magnetkopf zu führen; einen Controller, der mit dem Magnetkopf elektrisch verbunden ist, wobei der Controller geeignet ist, den Betrieb des Magnetkopfes zu steuern; Logik, geeignet, um die Signalabtastwerte über den Magnetkopf zu empfangen; und Pufferspeicher, geeignet, um zu speichern: den ersten Block von Signalabtastwerten; den zweiten Block von Signalabtastwerten; verzweigungsmetrische Berechnungen für den Erkennungsalgorithmus, die dem ersten Block von Signalabtastwerten zugeordnet sind; und verzweigungsmetrische Berechnungen für den Erkennungsalgorithmus, die dem zweiten Block von Signalabtastwerten zugeordnet sind.
  9. Bandlaufwerkssystem nach Anspruch 5, wobei der Erkennungsalgorithmus ein Sliding-Window-Dual-Max(SW-DMAX)-Algorithmus ist und der Decodierungsalgorithmus ein Low-Density-Parity-Check(LDPC)-Decodierungsalgorithmus ist.
  10. Bandlaufwerkssystem, aufweisend: einen Soft-Detektor, aufweisend: Logik, die in einer ersten Hardware-Engine realisiert ist, geeignet, um während eines ersten Zeitintervalls eine erste Vorwärtsschleife eines Erkennungsalgorithmus an einem ersten Block von Signalabtastwerten auszuführen; Logik, die in einer zweiten Hardware-Engine realisiert ist, geeignet, um während eines zweiten Zeitintervalls eine erste Rückwärtsschleife des Erkennungsalgorithmus am ersten Block von Signalabtastwerten auszuführen; Logik, die in einer vierten Hardware-Engine realisiert ist, geeignet, um während eines vierten Zeitintervalls unter Verwendung einer zweiten Soft-Information eine zweite Vorwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen; und Logik, die in einer fünften Hardware-Engine realisiert ist, geeignet, um während eines fünften Zeitintervalls unter Verwendung der zweiten Soft-Information eine zweite Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, wobei der Soft-Detektor eine erste Soft-Information auf der Grundlage der Ausführung der ersten Vorwärts- und Rückwärtsschleife des Erkennungsalgorithmus am ersten Block an einen Soft-Decoder übergibt, und wobei der Soft-Detektor eine dritte Soft-Information auf der Grundlage der Ausführung der zweiten Vorwärts- und Rückwärtsschleife des Erkennungsalgorithmus am ersten Block an den Soft-Decoder übergibt; den Soft-Decoder, aufweisend: Logik, die in einer dritten Hardware-Engine realisiert ist, geeignet, um während eines dritten Zeitintervalls unter Verwendung der ersten Soft-Information einen Decodierungsalgorithmus am ersten Block auszuführen und während eines sechsten Zeitintervalls unter Verwendung der dritten Soft-Information den Decodierungsalgorithmus am ersten Block auszuführen, wobei der Soft-Decoder auf der Grundlage der Ausführung des Decodierungsalgorithmus am ersten Block während des dritten Zeitintervalls die zweite Soft-Information erzeugt; und Logik, geeignet, um auf der Grundlage der Ausführung des Decodierungsalgorithmus am ersten Block während des sechsten Zeitintervalls einen ersten decodierten Block von Signalabtastwerten auszugeben, wobei eine Summe des zweiten, dritten, vierten, fünften und sechsten Zeitintervalls etwa der zweifachen Dauer des ersten Zeitintervalls entspricht.
  11. Bandlaufwerkssystem nach Anspruch 10, wobei das zweite Zeitintervall etwa einer Hälfte (1/2) des ersten Zeitintervalls entspricht und unmittelbar nach dem ersten Zeitintervall eintritt, wobei das dritte Zeitintervall etwa einem Viertel (1/4) des ersten Zeitintervalls entspricht und unmittelbar nach dem zweiten Zeitintervall eintritt, wobei das vierte Zeitintervall etwa einer Hälfte (1/2) des ersten Zeitintervalls entspricht und unmittelbar nach dem dritten Zeitintervall eintritt, wobei das fünfte Zeitintervall etwa einer Hälfte (1/2) des ersten Zeitintervalls entspricht und unmittelbar nach dem vierten Zeitintervall eintritt, und wobei das sechste Zeitintervall etwa einem Viertel (1/4) des ersten Zeitintervalls entspricht und unmittelbar nach dem fünften Zeitintervall eintritt.
  12. Bandlaufwerkssystem nach Anspruch 10, wobei die erste Hardware-Engine unmittelbar nach der Ausführung der ersten Vorwärtsschleife des Erkennungsalgorithmus am ersten Block mit der Ausführung der ersten Vorwärtsschleife des Erkennungsalgorithmus an einem zweiten Block von Signalabtastwerten beginnt, und wobei die erste Hardware-Engine unmittelbar nach der Ausführung der ersten Vorwärtsschleife des Erkennungsalgorithmus am zweiten Block mit der Ausführung der ersten Vorwärtsschleife des Erkennungsalgorithmus an einem dritten Block von Signalabtastwerten beginnt.
  13. Bandlaufwerkssystem nach Anspruch 12, außerdem aufweisend: einen Magnetkopf; einen Antriebsmechanismus, geeignet, um einen magnetischen Datenträger über den Magnetkopf zu führen; einen Controller, der mit dem Magnetkopf elektrisch verbunden ist, wobei der Controller geeignet ist, den Betrieb des Magnetkopfes zu steuern; Logik, geeignet, um die Signalabtastwerte über den Magnetkopf zu empfangen; und Pufferspeicher, geeignet, um zu speichern: den ersten Block von Signalabtastwerten; den zweiten Block von Signalabtastwerten; den dritten Block von Signalabtastwerten; verzweigungsmetrische Berechnungen für den Erkennungsalgorithmus, die dem ersten Block von Signalabtastwerten zugeordnet sind; verzweigungsmetrische Berechnungen für den Erkennungsalgorithmus, die dem zweiten Block von Signalabtastwerten zugeordnet sind; und verzweigungsmetrische Berechnungen für den Erkennungsalgorithmus, die dem dritten Block von Signalabtastwerten zugeordnet sind.
  14. Bandlaufwerkssystem, aufweisend: einen Soft-Detektor, aufweisend: Logik, die in einer ersten Hardware-Engine realisiert ist, geeignet, um während eines ersten Zeitintervalls eine erste Vorwärtsschleife eines Erkennungsalgorithmus an einem ersten Block von Signalabtastwerten auszuführen; Logik, die in einer zweiten Hardware-Engine realisiert ist, geeignet, um während des ersten Zeitintervalls eine erste Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen; Logik, die in einer vierten Hardware-Engine realisiert ist, geeignet, um während eines dritten Zeitintervalls unter Verwendung einer zweiten Soft-Information eine zweite Vorwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen; und Logik, die in einer fünften Hardware-Engine realisiert ist, geeignet, um während des dritten Zeitintervalls unter Verwendung der zweiten Soft-Information eine zweite Rückwärtsschleife des Erkennungsalgorithmus am ersten Block auszuführen, wobei der Soft-Detektor eine erste Soft-Information auf der Grundlage der Ausführung der ersten Vorwärts- und Rückwärtsschleife des Erkennungsalgorithmus am ersten Block an einen Soft-Decoder übergibt, und wobei der Soft-Detektor eine dritte Soft-Information auf der Grundlage der Ausführung der zweiten Vorwärts- und Rückwärtsschleife des Erkennungsalgorithmus am ersten Block an den Soft-Decoder übergibt; den Soft-Decoder, aufweisend: Logik, die in einer dritten Hardware-Engine realisiert ist, geeignet, um während eines zweiten Zeitintervalls unter Verwendung der ersten Soft-Information einen Decodierungsalgorithmus am ersten Block auszuführen und während eines vierten Zeitintervalls unter Verwendung der dritten Soft-Information den Decodierungsalgorithmus am ersten Block auszuführen, wobei der Soft-Decoder die zweite Soft-Information auf der Grundlage der Ausführung des Decodierungsalgorithmus am ersten Block während des zweiten Zeitintervalls erzeugt; und Logik, geeignet, um auf der Grundlage der Ausführung des Decodierungsalgorithmus am ersten Block während des vierten Zeitintervalls einen ersten decodierten Block von Signalabtastwerten auszugeben, wobei eine Summe der zweiten, dritten und vierten Zeitintervalle etwa der zweifachen Dauer des ersten Zeitintervalls entspricht.
  15. Bandlaufwerkssystem nach Anspruch 14, wobei das zweite Zeitintervall etwa einer Hälfte (1/2) des ersten Zeitintervalls entspricht und unmittelbar nach dem ersten Zeitintervall eintritt, wobei das dritte Zeitintervall etwa dem ersten Zeitintervall entspricht und unmittelbar nach dem zweiten Zeitintervall eintritt, und wobei das vierte Zeitintervall etwa einer Hälfte (1/2) des ersten Zeitintervalls entspricht und unmittelbar nach dem dritten Zeitintervall eintritt.
  16. Bandlaufwerkssystem nach Anspruch 14, wobei unmittelbar nach der Ausführung der ersten Vorwärts- und Rückwärtsschleife des Erkennungsalgorithmus am ersten Block die erste Hardware-Engine mit der Ausführung der ersten Vorwärtsschleife und die zweite Hardware-Engine mit der Ausführung der ersten Rückwärtsschleife des Erkennungsalgorithmus an einem zweiten Block von Signalabtastwerten beginnt, und wobei unmittelbar nach der Ausführung der ersten Vorwärts- und Rückwärtsschleife des Erkennungsalgorithmus am zweiten Block die erste Hardware-Engine mit der Ausführung der ersten Vorwärtsschleife und die zweite Hardware-Engine mit der Ausführung der ersten Rückwärtsschleife des Erkennungsalgorithmus an einem dritten Block von Signalabtastwerten beginnt.
  17. Bandlaufwerkssystem nach Anspruch 16, außerdem aufweisend: einen Magnetkopf; einen Antriebsmechanismus, geeignet, um einen magnetischen Datenträger über den Magnetkopf zu führen; einen Controller, der mit dem Magnetkopf elektrisch verbunden ist, wobei der Controller geeignet ist, den Betrieb des Magnetkopfes zu steuern; Logik, geeignet, um die Signalabtastwerte über den Magnetkopf zu empfangen; und Pufferspeicher, geeignet, um zu speichern: den ersten Block von Signalabtastwerten; den zweiten Block von Signalabtastwerten; den dritten Block von Signalabtastwerten; verzweigungsmetrische Berechnungen für den Erkennungsalgorithmus, die dem ersten Block von Signalabtastwerten zugeordnet sind; verzweigungsmetrische Berechnungen für den Erkennungsalgorithmus, die dem zweiten Block von Signalabtastwerten zugeordnet sind; und verzweigungsmetrische Berechnungen für den Erkennungsalgorithmus, die dem dritten Block von Signalabtastwerten zugeordnet sind.
  18. Bandlaufwerkssystem nach Anspruch 14, wobei der Erkennungsalgorithmus ein Sliding-Window-Dual-Max(SW-DMAX)-Algorithmus ist und der Decodierungsalgorithmus einen Low-Density-Parity-Check(LDPC)-Decodierungsalgorithmus aufweist.
  19. Verfahren, aufweisend: Ausführen einer ersten Vorwärtsschleife eines Erkennungsalgorithmus an einem ersten Block von Signalabtastwerten während eines ersten Zeitintervalls; Ausführen einer ersten Rückwärtsschleife des Erkennungsalgorithmus am ersten Block während eines zweiten Zeitintervalls, um eine erste Soft-Information zu erzeugen; Ausführen eines Decodierungsalgorithmus am ersten Block während eines dritten Zeitintervalls unter Verwendung der ersten Soft-Information, um eine zweite Soft-Information zu erzeugen; Ausführen einer zweiten Vorwärtsschleife des Erkennungsalgorithmus am ersten Block während eines vierten Zeitintervalls unter Verwendung der zweiten Soft-Information; Ausführen einer zweiten Rückwärtsschleife des Erkennungsalgorithmus am ersten Block während eines fünften Zeitintervalls, um eine dritte Soft-Information zu erzeugen; Ausführen des Decodierungsalgorithmus am ersten Block während eines sechsten Zeitintervalls unter Verwendung der dritten Soft-Information, um einen ersten decodierten Block von Signalabtastwerten zu erzeugen; und Ausgeben des ersten decodierten Blocks von Signalabtastwerten.
  20. Verfahren nach Anspruch 19, wobei eine Summe des zweiten, dritten, vierten, fünften und sechsten Zeitintervalls etwa der Dauer des ersten Zeitintervalls entspricht, wobei das zweite Zeitintervall unmittelbar nach dem ersten Zeitintervall eintritt, wobei das dritte Zeitintervall unmittelbar nach dem zweiten Zeitintervall eintritt, wobei das vierte Zeitintervall unmittelbar nach dem dritten Zeitintervall eintritt, wobei das fünfte Zeitintervall unmittelbar nach dem vierten Zeitintervall eintritt, und wobei das sechste Zeitintervall unmittelbar nach dem fünften Zeitintervall eintritt.
  21. Verfahren nach Anspruch 20, außerdem aufweisend ein Ausführen der ersten Vorwärtsschleife des Erkennungsalgorithmus an einem zweiten Block von Signalabtastwerten gleichzeitig mit dem zweiten, dritten, vierten, fünften und sechsten Zeitintervall.
  22. Verfahren nach Anspruch 19, wobei eine Summe des zweiten, dritten, vierten, fünften und sechsten Zeitintervalls etwa der zweifachen Dauer des ersten Zeitintervalls entspricht, wobei das zweite Zeitintervall unmittelbar nach dem ersten Zeitintervall eintritt, wobei das dritte Zeitintervall unmittelbar nach dem zweiten Zeitintervall eintritt, wobei das vierte Zeitintervall unmittelbar nach dem dritten Zeitintervall eintritt, wobei das fünfte Zeitintervall unmittelbar nach dem vierten Zeitintervall eintritt, und wobei das sechste Zeitintervall unmittelbar nach dem fünften Zeitintervall eintritt.
  23. Verfahren nach Anspruch 22, außerdem aufweisend: Ausführen der ersten Vorwärtsschleife des Erkennungsalgorithmus an einem zweiten Block von Signalabtastwerten unmittelbar nach der Ausführung der ersten Vorwärtsschleife des Erkennungsalgorithmus am ersten Block; und Ausführen der ersten Vorwärtsschleife des Erkennungsalgorithmus an einem dritten Block von Signalabtastwerten unmittelbar nach der Ausführung der ersten Vorwärtsschleife des Erkennungsalgorithmus am zweiten Block.
  24. Verfahren nach Anspruch 20, wobei der Erkennungsalgorithmus ein Dual-MAX(DMAX)- oder Sliding-Window-Dual-MAX(SW-DMAX)-Erkennungsalgorithmus ist.
  25. Verfahren nach Anspruch 20, wobei der Decodierungsalgorithmus einen Low-Density-Parity-Check(LDPC)-Decodierungsalgorithmus aufweist.
  26. Computerprogrammprodukt mit Programmcode, der geeignet ist, die Verfahrensschritte nach einem der Ansprüche 19 bis 26 durchzuführen, wenn das Programm auf einem Computer ausgeführt wird.
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