DE10322364B4 - Datenpuffer und Halbleiterspeicher sowie zugehöriges Verfahren zur Verzögerungszeitsteuerung - Google Patents

Datenpuffer und Halbleiterspeicher sowie zugehöriges Verfahren zur Verzögerungszeitsteuerung Download PDF

Info

Publication number
DE10322364B4
DE10322364B4 DE10322364A DE10322364A DE10322364B4 DE 10322364 B4 DE10322364 B4 DE 10322364B4 DE 10322364 A DE10322364 A DE 10322364A DE 10322364 A DE10322364 A DE 10322364A DE 10322364 B4 DE10322364 B4 DE 10322364B4
Authority
DE
Germany
Prior art keywords
signal
data
inverted
cnt
cntb
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE10322364A
Other languages
English (en)
Other versions
DE10322364A1 (de
Inventor
Seong-young Suwon Seo
Jung-bae Yongin Lee
Byung-Mo Moon
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=29406479&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=DE10322364(B4) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE10322364A1 publication Critical patent/DE10322364A1/de
Application granted granted Critical
Publication of DE10322364B4 publication Critical patent/DE10322364B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109Control signal input circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045Read-write mode select circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load

Abstract

Datenpuffer für ein Datenabtastsignal (DQS) oder ein Datensignal (DQ),
gekennzeichnet durch
eine Differenzverstärkungsschaltung (21) mit
– wenigstens zwei Schaltern (211, 212) zum Übertragen eines invertierten Datenabtastsignals (DQSB) bzw. invertierten Datensignals (DQB) oder einer Referenzspannung (VREF) in Abhängigkeit vom Zustand eines Steuersignals (CNT, CNTB) und
– einem Differenzverstärker (213) zum Empfangen des Datenabtastsignals (DQS) bzw. Datensignals (DQ) und entweder des invertierten Datenabtastsignals (DQSB) bzw. invertierten Datensignals (DQB) oder der Referenzspannung (VREF) und zur Ausgabe eines Differenzverstärkersignals (DO).

Description

  • Die Erfindung betrifft einen Datenpuffer und einen Halbleiterspeicher sowie ein zugehöriges Verfahren zum Steuern einer Ausbreitungsverzögerungszeit.
  • Um die Systemleistung zu verbessern, betreffen Fortschritte beim Entwurf von Halbleiterspeicherbausteinen im Allgemeinen und von dynamischen Speicherbausteinen mit direktem Zugriff (DRAMs) im Besonderen eine höhere Integration und eine höhere Betriebsgeschwindigkeit. Das bedeutet, dass DRAMs benötigt werden, die mehr Daten mit einer höheren Geschwindigkeit verarbeiten können. Für eine höhere Betriebsgeschwindigkeit wurden DRAMs entwickelt, die mit einem Systemtaktsignal synchronisiert sind. Diese synchrone Eigenschaft von DRAMs hat die Datenübertragungsgeschwindigkeit erhöht.
  • Weil ein Dateneingabe-/Datenausgabevorgang in einem synchronen DRAM jedoch während einer Taktsignalperiode ausgeführt werden sollte, gibt es eine Begrenzung für die Erhöhung der Bandbreite zwischen einem synchronen DRAM und einer DRAM-Steuereinheit, d. h., dass die Datenmenge, die in einer Zeiteinheit in die Speicherschaltung eingege ben oder aus der Speicherschaltung ausgegeben werden kann, begrenzt ist. Mit der Absicht, die Datenübertragungsgeschwindigkeit zu erhöhen, wurden synchrone DRAMs mit doppelter Datenrate (DDR) entwickelt, welche Daten synchronisiert mit einer ansteigenden und einer abfallenden Taktsignalflanke ein- bzw. ausgegeben.
  • Allgemein benutzt ein synchronisierter DDR-DRAM ein Datenabtastsignal, wenn der DRAM Daten von einer Speichersteuerschaltung empfängt oder Daten an die Speichersteuerschaltung sendet. Beispielsweise empfängt der synchrone DDR-DRAM bei einem Datenempfangsvorgang die Daten mit einem Datenabtastsignal von der Speichersteuerschaltung. Ebenso gibt der synchrone DDR-DRAM bei einem Datenausgabevorgang die Daten mit dem Datenabtastsignal an die Speichersteuerschaltung aus.
  • Bei Halbleiterspeicherbausteinen mit hoher Geschwindigkeit, wie synchronen DDR-DRAMs, wird ein Eingabepuffer mit einem Einfachmodus (SM) als Datenabtastsignaleingabepuffer benutzt, der das Datenabtastsignal mit einer Referenzspannung vergleicht. Bei einem synchronen DDR-DRAM mit einem Datenabtastsignaleingabepuffer mit Einfachmodus (SM) wird eventuell die Datenaufbau-/Haltezeittoleranz herabgesetzt, wenn Rauschsignale im Datenabtastsignal oder in einer Referenzspannung enthalten sind.
  • Mit der Absicht, diese Probleme zu kompensieren, wurden Datenabtastsignaleingabepuffer mit Dual- bzw. Doppeltmodus (DM) entwickelt, die das Datenabtastsignal anstatt mit der Referenzspannung mit einem invertierten Signal des Datenabtastsignals vergleichen.
  • Da ein Ausgabesignal an einem Kreuzungspunkt der zwei Signale bestimmt wird, d. h. dem Datenabtastsignal und dem invertierten Datenab tastsignal, wird das Rauschverhalten eines Datenabtastsignaleingabepuffers mit Doppeltmodus (DM) verbessert.
  • Zudem wurde, um die Anforderungen von verschiedenen Anwendern zu erfüllen, ein SM/DM-Datenabtastsignaleingabepuffer mit doppeltem Nutzen entwickelt. Bei dem doppelt nutzbaren SM/DM-Datenabtastsignaleingabepuffer sollte die Ausbreitungsverzögerungszeit zwischen einem Eingabeanschluss und einem Ausgabeanschluss im Einfachmodus (SM) gleich lang sein wie im Doppeltmodus (DM). Weil sich jedoch der Verstärkungsfaktor eines Differenzverstärkers im Einfachmodus vom Verstärkungsfaktor im Doppeltmodus unterscheidet, unterscheidet sich auch die Ausbreitungsverzögerungszeit im Einfachmodus von der Ausbreitungsverzögerungszeit im Doppeltmodus.
  • 1 zeigt Signalverläufe von einem herkömmlichen Datenabtastsignaleingabepuffer. Wie aus 1 ersichtlich ist, ist die Ausbreitungsverzögerungszeit eines Differenzausgabesignals DS im Einfachmodus (SM) viel länger als im Doppeltmodus (DM). Die Ausgabe des Differenzausgabesignals DS zu verschiedenen Zeitpunkten im Einfachmodus und im Doppeltmodus setzt die Einheitlichkeit sowohl der Datenaufbauzeit tDS als auch der Datenhaltezeit tDH herab, wie in 1 dargestellt ist. Der Unterschied in der Ausbreitungsverzögerungszeit kann zu einem Unterschied im Aufbau-/Haltezeitablauf führen, so dass die Aufbau-/Haltezeittoleranz herabgesetzt wird.
  • In der Offenlegungsschrift US 2002/0030509 A1 ist eine Eingangsschaltung eines integrierten Halbleiterschaltkreisbauelements offenbart, die für einen energiesparenden Betrieb unter verschiedenen Betriebsbedingungen mit unterschiedlichem Eingangsspannungspegel z. B. entsprechend standardisierten Schnittstellen wie SSTL, LVTTL und LVCMOS eingerichtet ist und eine Differenzverstärkerschaltung umfasst, die ein Eingangssignal mit einer Referenzspannung oder einem Taktsignal vergleicht.
  • Die Patentschrift US 6.115.322 offenbart einen Halbleiterspeicher mit einer Datenschreibschaltung, die mittels zweier Zwischenspeicherschaltungen und zweier aus einem Datenabtastsignal abgeleiteter Steuersignale arbeitet.
  • Die Patentschrift US 6.339.552 B1 offenbart einen Halbleiterspeicher, bei dem in einem Eingangspuffer eine Differenzverstärkerschaltung vorgesehen ist, durch welche Daten- und Datenabtastsignale gegenüber einer Referenzspannung differenzverstärkt werden.
  • Es ist Aufgabe der Erfindung, einen Datenpuffer anzugeben, der in mehreren Betriebsarten arbeitet, insbesondere einen Datenabtastsignaleingabepuffer oder einen Dateneingabepuffer, die jeweils im Einfachmodus oder im Doppeltmodus arbeiten können, wobei ein Modus durch eine externes Signal, wie ein Adresssignal oder ein externes Befehlssignal, auswählbar ist und insbesondere von einer Mehrzahl von Quellen, wie einem internen Modusregister (MRS), einer Schaltung mit Sicherungen oder einer Bondkontaktschaltung, zur Verfügung gestellt werden kann. Weiter ist es Aufgabe der Erfindung, einen Halbleiterspeicher mit einem oder mehreren derartigen Datenpuffern und ein Verfahren zum Steuern der Ausbreitungsverzögerungszeit des Halbleiterspeichers anzugeben.
  • Die Erfindung löst diese Aufgabe durch einen Datenpuffer mit den Merkmalen des Patentanspruchs 1 oder 2 und durch einen Halbleiterspeicher mit den Merkmalen des Patentanspruchs 4 oder 16 sowie durch ein zugehöriges Verfahren mit den Merkmalen des Patentanspruchs 20.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • Das erfindungsgemäße Verfahren zum Steuern einer Ausbreitungsverzögerungszeit eines Halbleiterspeichers umfasst das Empfangen eines invertierten Datensignals oder einer Referenzspannung in Abhängigkeit von einem Zustand eines Steuersignals, das Empfangen eines Datensignals sowie das Verstärken und Ausgeben von wenigstens zwei verschiedenen differenzverstärkten Datensignalen.
  • Bei verschiedenen möglichen Ausführungen des erfindungsgemäßen Verfahrens ist das invertierte Datensignal ein invertiertes Datenabtastsignal und das Datensignal ein Datenabtastsignal.
  • Bei einer beispielhaften Ausführung des erfindungsgemäßen Verfahrens wird in einem Einfachmodus die Referenzspannung empfangen und das Steuersignal ist in einem ersten logischen Zustand und in einem Doppeltmodus wird das invertierte Datensignal empfangen und das Steuersignal ist in einem zweiten logischen Zustand.
  • Das Steuersignal kann von einer externen Quelle empfangen werden.
  • Bei einer weiteren beispielhaften Ausführung des erfindungsgemäßen Verfahrens werden ein externes Befehlssignal und eine Adresse empfangen und das Steuersignal erzeugt, das eine Betriebsart des Halbleiterspeichers bestimmt.
  • Bei einer weiteren Ausführungsform bestimmt ein Zustand einer Sicherung den Zustand des Steuersignals. Bei einer anderen Ausführungsform bestimmt eine Verbindung von Bondanschlüssen mit einer Versorgungsspannung oder mit Masse den Zustand des Steuersignals.
  • Bei einer möglichen Ausführungsform wird die Differenzverstärkung durch einen einzelnen Differenzverstärker oder durch mindestens zwei Differenzverstärker ausgeführt. Bei einer weiteren Ausführungsform hat ein erster der wenigstens zwei Differenzverstärker eine andere Verstärkung als ein zweiter der wenigstens zwei Differenzverstärker, so dass jedes der wenigstens zwei Datenausgabesignale substantiell die gleiche Verzögerungszeit hat.
  • Bei einer weiteren Ausführungsform hat der erste der wenigstens zwei Differenzverstärker im Wesentlichen die gleiche Verstärkung wie der zweite der wenigstens zwei Differenzverstärker.
  • Das erfindungsgemäße Verfahren kann zusätzlich einen Kompensationsschritt zum Kompensieren des invertierten Datenabtastsignals oder des invertierten Datensignals oder der Referenzspannung oder des Datenabtastsignals oder des Datensignals oder des Differenzverstärkersignals beinhalten, so dass jedes der wenigstens zwei differenzverstärkten Datenausgabesignale substantiell um eine gleiche Zeitspanne verzögert ist.
  • Der Kompensationsschritt umfasst beispielsweise das Empfangen des Differenzverstärkersignals und Verzögern des Differenzverstärkersignals sowie das Ausgeben des Differenzverstärkersignals oder des verzögerten Differenzverstärkersignals als eines der wenigstens zwei Differenzausgabesignale in Abhängigkeit vom Zustand des Steuersignals. Die Kompensation kann beispielsweise durch eine Blindlast durchgeführt werden, die an das invertierte Datenabtastsignal oder das invertierte Datensignal oder die Referenzspannung oder das Datenabtastsignal oder das Datensignal angelegt wird.
  • Bei einer weiteren Ausführungsform umfasst das erfindungsgemäße Verfahren das Empfangen eines Datensignals und einer Referenzspannung, das Ausgeben eines Dateneingabesignals, das Ausgeben eines Steuersignals und Empfangen des Dateneingabesignals sowie das Schreiben geradzahliger Daten des Dateneingabesignals in einen ersten Zwischenspeicher in Abhängigkeit von einer ansteigenden Flanke eines ausgegebenen Datenabtastsignals und das Schreiben ungeradzahliger Daten des Dateneingabesignals in einen zweiten Zwischenspeicher in Abhängigkeit von einer abfallenden Flanke des ausgegebenen Datenabtastsignals.
  • Bei einer möglichen Ausführungsform umfasst die erste Zwischenspeicherschaltung oder die zweite Zwischenspeicherschaltung eine Mehrzahl von Zwischenspeichern und eine Mehrzahl von Schaltern, die abwechselnd angeordnet sind, wobei die Mehrzahl von Schaltern so ausgeführt sein kann, dass die Schalter von der ansteigenden und der abfallenden Flanke eines invertierten differenzverstärkten Datenabtastsignals getriggert werden.
  • Bei einer weiteren möglichen Ausführung der Erfindung empfängt ein erster Schalter die geradzahligen Daten des Ausgangssignals und leitet sie an einen ersten der Mehrzahl von Zwischenspeichern weiter. Bei einer anderen möglichen Ausführung der Erfindung empfängt ein erster Schalter die ungeradzahligen Daten des Ausgangssignals und leitet sie an einen ersten der Mehrzahl von Zwischenspeichern weiter.
  • Bei den beschriebenen Ausführungen der Erfindung kann der Datenpuffer ein Dateneingabepuffer und/oder ein Datenabtastsignaleingabepuffer sein.
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Es zeigen:
  • 1 Signalverläufe von einem herkömmlichen Datenpuffer;
  • 2 ein Blockschaltbild eines Dateneingabepuffers;
  • 3A ein Schaltbild von Schaltern des Dateneingabepuffers aus 2;
  • 3B ein Schaltbild, welches eine Umwandlung eines Steuersignals (CNT) in ein invertiertes Steuersignal (CNTB) darstellt;
  • 4 ein Blockschaltbild einer Steuerschaltung für den Dateneingabepuffer aus 2;
  • 5A ein Schaltbild einer anderen Ausführungsform der Steuerschaltung für den Dateneingabepuffer aus 2;
  • 5B ein Spannungs-Zeit-Diagramm der Steuerschaltung aus 5A;
  • 6 ein Schaltbild einer weiteren Ausführungsform der Steuerschaltung für den Dateneingabepuffer aus 2;
  • 7 ein Blockschaltbild einer anderen Ausführungsform des Dateneingabepuffers;
  • 8 ein Schaltbild von Schaltern für den Dateneingabepuffer aus 7;
  • 9 Signalverläufe von Dateneingabepuffern;
  • 10 bis 19 jeweils ein Blockschaltbild von weiteren Ausführungsformen des Dateneingabepuffers;
  • 20 ein Blockschaltbild eines erfindungsgemäßen Halbleiterspeichers;
  • 21 eine Darstellung eines Datenabtastsignals (DOS) und eines Datensignals (DQ) während eines DDR-Betriebs bei dem Halbleiterspeicher aus 20;
  • 22 ein Schaltbild einer Zwischenspeicherschaltung für den Halbleiterspeicher aus 20; und
  • 23 ein Blockschaltbild eines anderen Ausführungsbeispiels des erfindungsgemäßen Halbleiterspeichers.
  • 2 zeigt ein Blockschaltbild eines Datenabtastsignaleingabepuffers. Der Datenabtastsignaleingabepuffer 13 ist als Mehrmodus-Datenabtastsignaleingabepuffer ausgeführt, beispielsweise als Einfach-/Doppeltmodus(SM/DM)-Datenabtastsignaleingabepuffer. in Abhängigkeit von einem Steuersignal CNT/CNTB unterzieht der Daten abtastsignaleingabepuffer 13 ein Datenabtastsignal DQS und eine Referenzspannung VREF oder das Datenabtastsignal DQS und ein invertiertes Datenabtastsignal DQSB einer Differenzverstärkung.
  • Insbesondere umfasst der Datenabtastsignaleingabepuffer 13 eine Differenzverstärkungsschaltung 21. Die Differenzverstärkungsschaltung 21 umfasst einen oder mehrere Schalter 211 und 212 und einen Differenzverstärker 213. Die Schalter 211 und 212 können z. B. als Übertragungsgatter realisiert sein.
  • Hat das Steuersignal CNT einen ersten logischen Zustand, beispielsweise einen hohen logischen Pegel, dann wird der Schalter 211 leitend geschaltet und der Schalter 212 wird sperrend geschaltet. Entsprechend verstärkt der Differenzverstärker 213 die Differenz des Datenabtastsignals DQS und der Referenzspannung VREF und gibt ein Differenzverstärkersignal DO aus. Dies ist der Betrieb im Einfachmodus SM.
  • Hat das Steuersignal CNT einen niedrigen logischen Pegel, beispielsweise wenn das invertierte Steuersignal CNTB einen hohen logischen Pegel hat, dann wird der Schalter 212 leitend geschaltet und der Schalter 211 wird sperrend geschaltet. Entsprechend verstärkt der Differenzverstärker 213 die Differenz des Datenabtastsignals DQS und des invertierten Datenabtastsignals DQSB und gibt das Differenzverstärkersignal DO aus. Dies ist der Betrieb im Doppeltmodus DM.
  • 3A zeigt ein Schaltbild einer möglichen Realisierung der Schalter 211 und 212 des Datenabtastsignaleingabepuffers 13 aus 2 als jeweiliges als Übertragungsgatter. Wie aus der Darstellung ersichtlich ist, empfängt jedes Übertragungsgatter das Steuersignal CNT und das invertierte Steuersignal CNTB und entweder das invertierte Datenabtastsignal DQSB oder die Referenzspannung. Weiter ist ersichtlich, dass die Übertragungsgatter von der vorderen Flanke eines Pulses des Steuer signals CNT bzw. des invertierten Steuersignals CNTB getriggert werden. 3B zeigt ein Schaltbild, welches eine Umwandlung des Steuersignals (CNT) in das invertierte Steuersignal (CNTB) durch einen Inverter darstellt.
  • Der beschriebene Datenabtastsignaleingabepuffer 13 kann in einen Halbleiterspeicher, wie ein SDRAM, integriert sein. Der Datenabtastsignaleingabepuffer 13 kann auch von einer Steuerschaltung gesteuert werden, die das Steuersignal CNT und das invertierte Steuersignal CNTB zur Verfügung stellt.
  • 4 zeigt ein Blockschaltbild einer solchen Steuerschaltung für den Dateneingabepuffer aus 2. Wie aus 4 ersichtlich ist, ist die Steuerschaltung in diesem Fall als Modusregistersatz bzw. kurz Modusregister 15 ausgeführt. Das Modusregister 15 empfängt ein externes Adressensignal ADD und/oder ein Befehlssignal COMMAND und erzeugt das Steuersignal CNT und das invertierte Steuersignal CNTB. Das bedeutet, dass bei einem erfindungsgemäßen Halbleiterspeicher eine von mehreren Betriebsarten, beispielsweise der Einfachmodus SM oder der Doppeltmodus DM, des Datenabtastsignaleingabepuffers 13 leicht extern durch das Modusregister 15 auswählbar ist.
  • 5A zeigt ein Blockschaltbild einer anderen Ausführungsform der Steuerschaltung für den Datenabtastsignaleingabepuffer 13 aus 2 gemäß der Erfindung. Wie aus 5A ersichtlich ist, umfasst die Steuerschaltung eine Schmelzsicherung 710 sowie zwei PMOS-Transistoren P3 und P4, einen NMOS-Transistor N6 und zwei Inverter 712 und 714. 5B zeigt ein Spannungspegel-Zeit-Diagramm für die Steuerschaltung aus 5A relativ zu einem Spannungspegel VCCH.
  • 6 zeigt ein Schaltbild einer weiteren Ausführungsform der Steuerschaltung für den Datenabtastsignaleingabepuffer aus 2. Wie aus 6 ersichtlich ist, umfasst die Steuerschaltung in diesem Fall eine Mehrzahl von Bondanschlüssen 1410a, 1420a und 1430a und einen Inverter 1440a. Eine Verbindung mit einer Spannung VCC oder mit Masse bestimmt den Pegel des Steuersignals CNT und des invertierten Steuersignals CNTB.
  • 7 zeigt ein Blockschaltbild einer anderen Ausführungsform des Datenabtastsignaleingabepuffers 13. Der Datenabtastsignaleingabepuffer 13 aus 7 enthält alle Elemente des Datenabtastsignaleingabepuffers 13 aus 2 und zusätzlich eine Kompensationsschaltung 23. Die Kompensationsschaltung 23 umfasst eine Verzögerungsschaltung 231 und einen oder mehrere Schalter 232 und 233. Die Schalter 232 und 233 können z. B. als Übertragungsgatter ausgeführt sein.
  • Hat das Steuersignal CNT einen ersten logischen Zustand, beispielsweise einen hohen logischen Pegel, dann werden die Schalter 211 und 232 leitend geschaltet und die Schalter 212 und 233 werden sperrend geschaltet. Entsprechend verstärkt der Differenzverstärker 213 die Differenz des Datenabtastsignals DQS und der Referenzspannung VREF und das Differenzverstärkersignal DO wird als Differenzausgabesignal DS ohne Verzögerung ausgegeben. Dieser Betrieb entspricht dem Einfachmodus SM. Hat das Steuersignal CNT einen niedrigen logischen Pegel, beispielsweise wenn das invertierte Steuersignal CNTB einen hohen logischen Pegel hat, dann werden die Schalter 212 und 233 leitend geschaltet und die Schalter 211 und 232 werden sperrend geschaltet. Entsprechend verstärkt der Differenzverstärker 213 die Differenz des Datenabtastsignals DQS und des invertierten Datenabtastsignals DQSB und das Differenzverstärkersignal DO wird durch die Verzögerungsschaltung 231 um eine gewünschte Zeitspanne verzögert und als Differenzausgabesignal DS ausgegeben. Dieser Betrieb entspricht dem Doppeltmodus DM.
  • Die gewünschte Zeitspanne wird so bestimmt, dass die Ausbreitungsverzögerungszeit des Datenabtastsignaleingabepuffers 13 im Doppeltmodus im Wesentlichen gleich der Ausbreitungsverzögerungszeit im Einfachmodus ist. Das bedeutet, dass die Verstärkung im Einfachmodus SM, in dem der Differenzverstärker 213 die Differenz des Datenabtastsignals DQS und der Referenzspannung VREF verstärkt, kleiner ist als im Doppeltmodus DM, in dem der Differenzverstärker 213 die Differenz des Datenabtastsignals DQS und des invertierten Datenabtastsignals DQSB verstärkt.
  • Entsprechend ist die Ausbreitungsverzögerungszeit des Datenabtastsignaleingabepuffers 13 im Doppeltmodus DM kürzer als im Einfachmodus SM. Deshalb wird im dargestellten Datenabtastsignaleingabepuffer 13 im Doppeltmodus DM das Differenzverstärkersignal DO durch die Verzögerungsschaltung 231 um die gewünschte Zeitspanne verzögert, so dass die Ausbreitungsverzögerungszeit im Doppeltmodus im Wesentlichen gleich derjenigen im Einfachmodus SM ist. Entsprechend ist die Aufbau-/Haltezeit im Einfachmodus SM im Wesentlichen gleich derjenigen im Doppeltmodus DM, woraus resultiert, dass die Aufbau-/Haltezeittoleranz verbessert wird.
  • 8 zeigt ein Schaltbild einer möglichen Realisierung der Schalter 232 und 233 für den Datenabtastsignaleingabepuffer 13 aus 7, die hierbei jeweils als Übertragungsgatter ausgeführt sind. Wie aus 8 ersichtlich ist, empfangen die Übertragungsgatter das Differenzverstärkersignal DO, das Steuersignal CNT und/oder das invertierte Steuersignal CNTB und geben das Differenzausgangssignal DS aus. Weiter ist aus der Darstellung ersichtlich, dass die Übertragungsgatter von der ansteigenden Flanke eines Pulses des Steuersignals CNT und des invertierten Steuersignals CNTB getriggert werden.
  • 9 zeigt Signalverläufe der Datenabtastsignaleingabepuffer 13. Wie aus 9 ersichtlich ist, wird das Differenzausgabesignal DS als Ergebnis der Verzögerungsschaltung 231 im Einfachmodus SM im Wesentlichen zum gleichen Zeitpunkt ausgegeben wie im Doppeltmodus DM. Dies steht im Gegensatz zu den in 1 dargestellten Signalverläufen, wo das Differenzausgabesignal DS im Doppeltmodus DM dem Differenzausgabesignal DS im Einfachmodus SM voreilt. Die Ausgabe des Differenzausgabesignals DS im Einfachmodus SM und im Doppeltmodus DM im Wesentlichen zum gleichen Zeitpunkt verbessert gegenüber der Ausführung aus 1 die Einheitlichkeit der Datenaufbauzeit tDS und der Datenhaltezeit tDH.
  • 10 zeigt ein Blockschaltbild einer weiteren Ausführungsform des Datenabtastsignaleingabepuffers 13. Der Datenabtastsignaleingabepuffer 13 aus 10 weist alle Elemente des Datenabtastsignaleingabepuffers 13 aus 2 und zusätzlich eine Kompensationsschaltung 23 auf. Im dargestellten Ausführungsbeispiel umfasst die Kompensationsschaltung 23 einen Blindlastkondensator Cdummy. Insbesondere wird der Blindlastkondensator Cdummy an eine Leitung, über welche das invertierte Datenabtastsignal DQSB eingegeben wird, derart angekoppelt, dass die gleiche Belastung vorhanden ist wie bei einer Leitung, über welche das Datenabtastsignal DQS eingegeben wird.
  • 11 zeigt ein Blockschaltbild einer weiteren Ausführungsform Datenabtastsignaleingabepuffers 13a. Der Datenabtastsignaleingabepuffer 13a von 11 umfasst eine erste Differenzverstärkungsschaltung 31, eine zweite Differenzverstärkungsschaltung 32 und einen oder mehrere Schalter 33 und 34. Die Schalter können genauso aufgebaut sein wie die oben beschriebenen Schalter 211, 212, 232 und 233.
  • Die erste Differenzverstärkungsschaltung 31 verstärkt die Differenz des Datenabtastsignals DQS und der Referenzspannung VREF. Die zweite Differenzverstärkungsschaltung 32 verstärkt die Differenz des Datenabtastsignals DQS und des invertierten Datenabtastsignals DQSB.
  • Hat das Steuersignal CNT einen ersten logischen Zustand, beispielsweise einen hohen logischen Pegel, dann wird der Schalter 33 leitend geschaltet und der Schalter 34 wird sperrend geschaltet und als Ergebnis wird das Ausgangssignal der ersten Differenzverstärkerungsschaltung 31 als Differenzausgabesignal DS ausgegeben. Dieser Vorgang entspricht dem Einfachmodus SM. Hat das Steuersignal CNT einen niedrigen logischen Pegel, beispielsweise wenn das invertierte Steuersignal CNTB einen hohen logischen Pegel hat, dann wird der Schalter 33 sperrend geschaltet und der Schalter 34 wird leitend geschaltet. Entsprechend wird das Ausgangssignal der zweiten Differenzverstärkerungsschaltung 32 als Differenzausgabesignal DS ausgegeben. Dieser Vorgang entspricht dem Doppeltmodus DM.
  • Beim dargestellten Ausführungsbeispiel ist die effektive Verstärkung der ersten Differenzverstärkungsschaltung 31 so ausgeführt, dass sie substantiell unterschiedlich zur effektiven Verstärkung der zweiten Differenzverstärkungsschaltung 32 ist, so dass die Ausbreitungsverzögerungszeit des Datenabtastsignaleingabepuffers 13a im Doppeltmodus DM im Wesentlichen gleich sein kann wie im Einfachmodus SM. Die Ausgabe des Differenzausgabesignals DS im Wesentlichen zum gleichen Zeitpunkt im Einfachmodus SM und im Doppeltmodus DM verbessert die Einheitlichkeit der Datenaufbauzeit tDS und der Datenhaltezeit tDH.
  • 12 zeigt ein Blockschaltbild einer weiteren Ausführungsform des Datenabtastsignaleingabepuffers 13a. Der Datenabtastsignaleingabepuffer 13a aus 12 beinhaltet alle Elemente des Datenabtastsignaleingabepuffers 13a aus 11 und weist zusätzlich eine Verzögerungsschaltung 231 entsprechend 7 auf.
  • Die zweite Differenzverstärkungsschaltung 32 verstärkt die Differenz des Datenabtastsignals DQS und des invertierten Datenabtastsignals DQSB und das Differenzverstärkersignal wird durch die Verzögerungsschaltung 231 um die gewünschte Zeitspanne verzögert und als Differenzausgabesignal DS ausgegeben. Dieser Vorgang entspricht dem Doppeltmodus DM.
  • Die gewünschte Zeitspanne wird so bestimmt, dass die Ausbreitungsverzögerungszeit des Datenabtastsignaleingabepuffers 13a im Doppeltmodus DM im Wesentlichen gleich der Ausbreitungsverzögerungszeit im Einfachmodus SM ist. Das bedeutet, dass die Verstärkung im Einfachmodus SM, in dem die erste Differenzverstärkungsschaltung 31 die Differenz des Datenabtastsignals DQS und der Referenzspannung VREF verstärkt, kleiner ist als im Doppeltmodus DM, in dem die zweite Differenzverstärkungsschaltung 32 die Differenz des Datenabtastsignals DQS und des invertierten Datenabtastsignals DQSB verstärkt.
  • Entsprechend ist die Ausbreitungsverzögerungszeit des Datenabtastsignaleingabepuffers 13a im Doppeltmodus kürzer als im Einfachmodus. Deshalb wird im dargestellten Datenabtastsignaleingabepuffer 13a im Doppeltmodus DM das Differenzverstärkersignal durch die Verzögerungsschaltung 231 um die gewünschte Zeitspanne verzögert, so dass die Ausbreitungsverzögerungszeit im Doppeltmodus DM im Wesentlichen gleich derjenigen im Einfachmodus SM ist. Entsprechend ist die Aufbau-/Haltezeit im Einfachmodus SM im Wesentlichen gleich derjenigen im Doppeltmodus DM, woraus resultiert, dass die Aufbau-/Haltezeittoleranz verbessert wird.
  • 13 zeigt ein Blockschaltbild einer weiteren Ausführungsform des erfindungsgemäßen Datenabtastsignaleingabepuffers 13a. Der Datenabtastsignaleingabepuffer 13a aus 13 beinhaltet alle Elemente des Datenabtastsignaleingabepuffers 13a aus 11 und zusätzlich den Blindlastkondensator Cdummy aus 10. Insbesondere wird der Blindlastkondensator Cdummy an eine Leitung, über welche das invertierte Datenabtastsignal DQSB eingegeben wird, derart angekoppelt, dass die gleiche Belastung vorhanden ist wie bei einer Leitung, über welche das Datenabtastsignal DQS eingegeben wird. Die zweite Differenzverstärkungsschaltung 32 verstärkt dann die Differenz des Datenabtastsignals DQS und des invertierten Datenabtastsignals DQSB. Entsprechend ist die Aufbau-/Haltezeit im Einfachmodus SM im Wesentlichen gleich wie im Doppeltmodus DM, woraus resultiert, dass die Aufbau-/Haltezeittoleranz verbessert wird.
  • Ein Halbleiterspeicher, wie ein SDRAM, kann statt eines oder zusätzlich zu einem Datenabtastsignaleingabepuffer andere Puffer umfassen, beispielsweise einen Dateneingabepuffer.
  • 14 zeigt ein Blockschaltbild eines Dateneingabepuffers 11. Der Dateneingabepuffer 11 ist als Mehrmodus-Dateneingabepuffer ausgeführt, beispielsweise als Einfach-/Doppeltmodus-Dateneingabepuffer. In Abhängigkeit von einem Steuersignal CNT/CNTB verstärkt der Dateneingabepuffer 11 die Differenz eines Datensignals DQ und einer Referenzspannung VREF oder des Datensignals DQ und eines invertierten Datensignals DQB.
  • Insbesondere umfasst der Dateneingabepuffer 11 eine Differenzverstärkungsschaltung 21. Die Differenzverstärkungsschaltung 21 umfasst den oder die Schalter 211 und 212 und den Differenzverstärker 213. Die Schalter 211 und 212 können z. B. als Übertragungsgatter realisiert sein.
  • Hat das Steuersignal CNT einen ersten logischen Zustand, beispielsweise einen hohen logischen Pegel, dann wird der Schalter 211 leitend geschaltet und der Schalter 212 wird sperrend geschaltet. Entsprechend verstärkt der Differenzverstärker 213 die Differenz des Datensignals DQ und der Referenzspannung VREF und gibt ein Differenzverstärkersignal DO aus. Dieser Vorgang entspricht dem Einfachmodus SM.
  • Hat das Steuersignal CNT einen niedrigen logischen Pegel, beispielsweise wenn das invertierte Steuersignal CNTB einen hohen logischen Pegel hat, dann wird der Schalter 212 leitend geschaltet und der Schalter 211 wird sperrend geschaltet. Entsprechend verstärkt der Differenzverstärker 213 die Differenz des Datensignals DQ und des invertierten Datensignals DQB und gibt das Differenzverstärkersignal DO aus. Dieser Vorgang entspricht dem Doppeltmodus DM.
  • Der beschriebene Dateneingabepuffer 11 kann in einen Halbleiterspeicher, wie ein SDRAM, integriert sein. Der Dateneingabepuffer 11 kann auch von einer Steuerschaltung gesteuert werden, die das Steuersignal CNT und das invertierte Steuersignal CNTB zur Verfügung stellt.
  • Jede der oben im Zusammenhang mit verschiedenen Ausführungsformen des Datenabtastsignaleingabepuffers 13, 13a und den 4, 5A und 6 beschriebenen Steuerschaltungen kann auch für den Dateneingabepuffer 11 von 16 und andere Dateneingabepuffer verwendet werden. Beispielsweise kann die Steuerschaltung für den Dateneingabepuffer als Modusregister 15 entsprechend 4, als Schaltung mit einer Schmelzsicherung 710, zwei PMOS-Transistoren P3, P4, einem NMOS-Transistor N6 und zwei Invertern 712 und 714 entsprechend 5A oder als Schaltung mit einer Mehrzahl von Bondanschlüssen 1410a, 1420a und 1430a und einem Inverter 1440a entsprechend 6 ausgeführt sein.
  • 15 zeigt ein Blockschaltbild einer weiteren Ausführungsform des Dateneingabepuffers 11. Der Dateneingabepuffer 11 aus 15 enthält alle Elemente des Dateneingabepuffers 11 aus 14 und zusätzlich die Kompensationsschaltung 23 entsprechend 7. Die Kompensationsschaltung 23 umfasst die Verzögerungsschaltung 231 und den einen oder die mehreren Schalter 232 und 233. Die Schalter 232 und 233 sind z. B. als Übertragungsgatter ausgeführt.
  • Hat das Steuersignal CNT einen ersten logischen Zustand, beispielsweise einen hohen logischen Pegel, dann werden die Schalter 211 und 232 leitend geschaltet und die Schalter 212 und 233 werden sperrend geschaltet. Entsprechend verstärkt der Differenzverstärker 213 die Differenz des Datensignals DQ und der Referenzspannung VREF und das Differenzverstärkersignal DO wird als Differenzausgabesignal DIN ohne Verzögerung ausgegeben. Dieser Vorgang entspricht dem Einfachmodus SM. Hat das Steuersignal CNT einen niedrigen logischen Pegel, beispielsweise wenn das invertierte Steuersignal CNTB einen hohen logischen Pegel hat, dann werden die Schalter 212 und 233 leitend geschaltet und die Schalter 211 und 232 werden sperrend geschaltet. Entsprechend verstärkt der Differenzverstärker 213 die Differenz des Datensignals DQ und des invertierten Datensignals DQB und das Differenzverstärkersignal DO wird durch die Verzögerungsschaltung 231 um eine gewünschte Zeitspanne verzögert und als Differenzausgabesignal DIN ausgegeben. Dieser Vorgang entspricht dem Doppeltmodus DM.
  • Die gewünschte Zeitspanne wird so bestimmt, dass die Ausbreitungsverzögerungszeit des Datenabtastsignaleingabepuffers 11 im Doppeltmodus DM im Wesentlichen gleich der Ausbreitungsverzögerungszeit im Einfachmodus SM ist. Das bedeutet, dass die Verstärkung im Einfachmodus SM, in dem der Differenzverstärker 213 die Differenz des Datensignals DQ und der Referenzspannung VREF verstärkt, kleiner ist als im Doppeltmodus DM, in dem der Differenzverstärker 213 die Differenz des Datensignals DQ und des invertierten Datensignals DQB verstärkt.
  • Entsprechend ist die Ausbreitungsverzögerungszeit des Dateneingabepuffers 11 im Doppeltmodus DM kürzer als im Einfachmodus SM. Deshalb wird im dargestellten Dateneingabepuffer 11 im Doppeltmodus DM das Differenzverstärkersignal DO durch die Verzögerungsschaltung 231 um die gewünschte Zeitspanne verzögert, so dass die Ausbreitungsverzögerungszeit im Doppeltmodus im Wesentlichen gleich derjenigen im Einfachmodus SM ist. Entsprechend ist die Aufbau-/Haltezeit im Einfachmodus SM im Wesentlichen gleich wie im Doppeltmodus DM, woraus resultiert, dass die Aufbau-/Haltezeittoleranz verbessert wird.
  • 16 zeigt ein Blockschaltbild einer weiteren Ausführungsform des Dateneingabepuffers 11. Der Dateneingabepuffer 11 aus 16 weist alle Elemente des Dateneingabepuffers 11 aus 14 und zusätzlich die Kompensationsschaltung 23 entsprechend 10 auf. Im dargestellten Ausführungsbeispiel umfasst die Kompensationsschaltung 23 einen Blindlastkondensator Cdummy. Insbesondere wird der Blindlastkondensator Cdummy an eine Leitung, über welche das invertierte Datensignal DQB eingegeben wird, derart angekoppelt, dass die gleiche Belastung vorhanden ist wie bei einer Leitung, über welche das Datenabtastsignal DQ eingegeben wird.
  • 17 zeigt ein Blockschaltbild einer weiteren Ausführungsform des Dateneingabepuffers 11a. Der Datenabtastsignaleingabepuffer 11a umfasst die erste Differenzverstärkungsschaltung 31, die zweite Differenzverstärkungsschaltung 32 und den einen oder die mehreren Schalter 33 und 34 entsprechend 11. Die Schalter können genauso aufgebaut sein wie die oben beschriebenen Schalter 211, 212, 232 und 233.
  • Die erste Differenzverstärkungsschaltung 31 verstärkt die Differenz des Datensignals DQ und der Referenzspannung VREF. Die zweite Differenzverstärkungsschaltung 32 verstärkt die Differenz des Datensignals DQ und des invertierten Datenabtastsignals DQB.
  • Hat das Steuersignal CNT einen ersten logischen Zustand, beispielsweise einen hohen logischen Pegel, dann wird der Schalter 33 leitend geschaltet und der Schalter 34 wird sperrend geschaltet und als Ergebnis wird das Ausgangssignal der ersten Differenzverstärkerungsschaltung 31 als Differenzausgabesignal DIN ausgegeben. Dieser Vorgang entspricht dem Einfachmodus SM. Hat das Steuersignal CNT einen niedrigen logischen Pegel, beispielsweise wenn das invertierte Steuersignal CNTB einen hohen logischen Pegel hat, dann wird der Schalter 33 sperrend geschaltet und der Schalter 34 wird leitend geschaltet. Entsprechend wird das Ausgangssignal der zweiten Differenzverstärkerungsschaltung 32 als Differenzausgabesignal DIN ausgegeben. Dieser Vorgang entspricht dem Doppeltmodus DM.
  • Beim dargestellten Ausführungsbeispiel ist die effektive Verstärkung der ersten Differenzverstärkungsschaltung 31 so ausgeführt, dass sie substantiell unterschiedlich zur effektiven Verstärkung der zweiten Differenzverstärkungsschaltung 32 ist, so dass die Ausbreitungsverzögerungszeit des Dateneingabepuffers 11a im Doppeltmodus DM im Wesentlichen gleich sein kann wie im Einfachmodus SM. Die Ausgabe des Differenzausgabesignals DIN im Wesentlichen zum gleichen Zeitpunkt im Einfachmodus SM und im Doppeltmodus DM verbessert die Einheitlichkeit der Datenaufbauzeit tDS und der Datenhaltezeit tDH.
  • 18 zeigt ein Blockschaltbild einer weiteren Ausführungsform des Dateneingabepuffers 11a. Der Dateneingabepuffer 11a aus 18 beinhaltet alle Elemente des Dateneingabepuffers 11a aus 14 und zusätzlich die Verzögerungsschaltung 231 aus 15.
  • Die zweite Differenzverstärkungsschaltung 32 verstärkt die Differenz des Datensignals DQ und des invertierten Datensignals DQB und das Differenzverstärkersignal DO wird durch die Verzögerungsschaltung 231 um die gewünschte Zeitspanne verzögert und als Differenzausgabesignal DIN ausgegeben. Dieser Vorgang entspricht dem Doppeltmodus DM.
  • Die gewünschte Zeitspanne wird so bestimmt, dass die Ausbreitungsverzögerungszeit des Dateneingabepuffers 11a im Doppeltmodus DM im Wesentlichen gleich der Ausbreitungsverzögerungszeit im Einfachmodus SM ist. Das bedeutet, dass die Verstärkung im Einfachmodus SM, in dem die erste Differenzverstärkungsschaltung 31 die Differenz des Datensignals DQ und der Referenzspannung VREF verstärkt, kleiner ist als im Doppeltmodus DM, in dem die zweite Differenzverstärkungsschaltung 32 die Differenz des Datensignals DQ und des invertierten Datensignals DQB verstärkt.
  • Entsprechend ist die Ausbreitungsverzögerungszeit des Dateneingabepuffers 11a im Doppeltmodus kürzer als im Einfachmodus. Deshalb wird im dargestellten Dateneingabepuffer 11a im Doppeltmodus DM das Differenzverstärkersignal durch die Verzögerungsschaltung 231, um die gewünschte Zeitspanne verzögert, so dass die Ausbreitungsverzögerungszeit im Doppeltmodus im Wesentlichen gleich derjenigen im Einfachmodus SM ist. Entsprechend ist die Aufbau-/Haltezeit im Einfachmodus SM im Wesentlichen gleich derjenigen im Doppeltmodus DM, woraus resultiert, dass die Aufbau-/Haltezeittoleranz verbessert wird.
  • 19 zeigt ein Blockschaltbild einer weiteren Ausführungsform des Dateneingabepuffers 11a. Der Dateneingabepuffer 11a aus 19 weist alle Elemente des Dateneingabepuffers 11a aus 17 und zusätzlich den Blindlastkondensator Cdummy aus 16 auf. Insbesondere wird der Blindlastkondensator Cdummy an eine Leitung, über welche das invertierte Datensignal DQB eingegeben wird, derart angekoppelt, dass die gleiche Belastung vorhanden ist wie bei einer Leitung, über welche das Datensignal DQ eingegeben wird. Die zweite Differenzverstärkungsschaltung 32 verstärkt dann die Differenz des Datensignals DQ und des invertierten Datensignals DQB. Entsprechend ist die Aufbau-/Haltezeit im Einfachmodus SM im Wesentlichen gleich wie im Doppeltmodus DM, woraus resultiert, dass die Aufbau-/Haltezeittoleranz verbessert wird.
  • 20 zeigt ein Blockschaltbild eines erfindungsgemäßen Halbleiterspeichers 1. Der Halbleiterspeicher 1 umfasst einen Dateneingabepuffer 11, 11a, einen Datenabtastsignaleingabepuffer 13, 13a, eine Steuerschaltung, wie ein Modusregister MRS 15, und eine Datenschreibschaltung 17.
  • Der Dateneingabepuffer 11, 11a empfängt und puffert das Datensignal DQ. Der Datenabtastsignaleingabepuffer 13, 13a kann als Mehrmodus-Dateneingabepuffer ausgeführt sein, beispielsweise als Einfach-/Doppeltmodus-Dateneingabepuffer. In Abhängigkeit vom Steuersignal CNT/CNTB, das vom Modusregister 15 ausgegeben wird, verstärkt der Datenabtastsignaleingabepuffer 13 die Differenz des Datenabtastsignals DQS und der Referenzspannung VREF oder des Datenabtastsignals DQS und des invertierten Datenabtastsignals DQSB. Das Modusregister 15 empfängt ein externes Adressensignal ADD und/oder ein externes Befehlssignal COMMAND und erzeugt das Steuersignal CNT/CNTB.
  • Das bedeutet, dass der erfindungsgemäße Halbleiterspeicher 1 wahlweise in einer von zwei Betriebsarten des Datenabtastsignaleingabepuffers 13, 13a arbeitet, nämlich im Einfachmodus SM oder im Doppeltmodus DM, die extern durch das Modusregister 15 ausgewählt werden, wonach der Datenabtastsignaleingabepuffer 13, 13a entsprechend arbeitet. Wenn die Differenz des Datenabtastsignals DQS und der Referenzspannung VREF verstärkt wird, gibt der Datenabtastsignaleingabe puffer 13 das Differenzverstärkungssignal DO im Einfachmodus SM ohne Verzögerung aus, und wenn die Differenz des Datenabtastsignals DQS und des invertierten Datenabtastsignals DQSB verstärkt wird, wird das Differenzverstärkungssignal DO im Doppeltmodus DM nach einer gewünschten Verzögerungszeit ausgegeben.
  • Speziell sollte die Ausbreitungsverzögerungszeit vom Eingangsanschluss zum Ausgangsanschluss des Datenabtastsignaleingabepuffers 13 im Einfachmodus SM und im Doppeltmodus DM im Wesentlichen konstant sein, um eine im Wesentlichen konstante Aufbau-/Haltezeit im Einfachmodus SM und im Doppeltmodus DM zu erhalten. Die Verstärkung einer im Datenabtastsignaleingabepuffer 13 enthaltenen Differenzverstärkungsschaltung ist jedoch im Einfachmodus SM unterschiedlich von der Verstärkung im Doppeltmodus DM. Das bedeutet, dass die Verstärkung im Einfachmodus SM, in dem die Differenzverstärkungsschaltung die Differenz des Datenabtastsignals DQS und der Referenzspannung VREF verstärkt, kleiner ist als die Verstärkung im Doppeltmodus DM, in dem die Differenzverstärkungsschaltung die Differenz des Datenabtastsignals DQS und des invertierten Datenabtastsignals DQSB verstärkt. Entsprechend ist die Ausbreitungsverzögerungszeit des Datenabtastsignaleingabepuffers 13 im Doppeltmodus DM kürzer als im Einfachmodus SM.
  • Deshalb wird in verschiedenen oben beschriebenen Ausführungsformen der Erfindung das Differenzverstärkersignal DO im Doppeltmodus DM um die gewünschte Zeitspanne verzögert, so dass die Ausbreitungsverzögerungszeit des Datenabtastsignaleingabepuffers 13 im Doppeltmodus DM im Wesentlichen gleich derjenigen im Einfachmodus SM ist. Entsprechend ist die Aufbau-/Haltezeit im Einfachmodus SM im Wesentlichen gleich wie im Doppeltmodus DM und die Aufbau-/Haltezeittoleranz wird verbessert.
  • Wie oben beschrieben, wird der Datenabtastsignaleingabepuffer 13 vom Modusregister 15 gesteuert. Das Modusregister 15 kann z. B. von einem externen Adressensignal ADD des Halbleiterspeichers 1 gesetzt werden und erzeugt das Steuersignal CNT/CNTB, das den Datenabtastsignaleingabepuffer 13 steuert. Ist das Ausgangssignal des Modusregisters 15 auf einen ersten logischen Zustand gesetzt, dann verstärkt der Datenabtastsignaleingabepuffer 13 die Differenz des Datenabtastsignals DQS und der Referenzspannung VREF und gibt das Differenzverstärkersignal DO ohne Verzögerung aus. Ist das Ausgangssignal des Modusregisters 15 auf einen zweiten logischen Zustand gesetzt, dann verstärkt der Datenabtastsignaleingabepuffer 13 die Differenz des Datenabtastsignals DQS und des invertierten Datenabtastsignals DQSB und gibt das Differenzverstärkersignal DO nach der gewünschten Verzögerungszeit aus.
  • Wie aus 20 ersichtlich ist, speichert die Datenschreibschaltung 17 in Abhängigkeit vom Ausgabesignal DS des Datenabtastsignaleingabepuffers 13 temporär das Ausgabesignal DIN des Dateneingabepuffers 11. Die Datenschreibschaltung 17 kann einen ersten Zwischenspeicher 17a und einen zweiten Zwischenspeicher 17b umfassen. Der erste Zwischenspeicher 17a speichert in Abhängigkeit von einer ansteigenden Flanke des Ausgabesignals DS des Datenabtastsignaleingabepuffers 13 geradzahlige Daten des Ausgabesignals DIN des Datenpuffers 11 zwischen, und der zweite Zwischenspeicher 17b speichert in Abhängigkeit von einer abfallenden Flanke des Ausgabesignals DS des Datenabtastsignaleingabepuffers 13 ungeradzahlige Daten des Ausgabesignals DIN des Datenpuffers 11 zwischen. Als Ergebnis arbeitet der Halbleiterspeicher 1 als synchroner DDR-DRAM. 21 zeigt die Ausgabe des Datenabtastsignals DQS und des Datensignals DQ während eines DDR-Vorgangs beim Halbleiterspeicher 1.
  • 22 zeigt ein Schaltbild einer möglichen Realisierung der Datenschreibschaltung 17 für den Halbleiterspeicher 1. Die Datenschreib schaltung 17 umfasst den ersten Zwischenspeicher 17a zum Speichern der geradzahligen Daten des Ausgabesignals DIN des Datenpuffers 11 in Abhängigkeit von der ansteigenden Flanke des Ausgabesignals DS des Datenabtastsignaleingabepuffers 13 und den zweiten Zwischenspeicher 17b zum Speichern der ungeradzahligen Daten des Ausgabesignals DIN des Datenpuffers 11 in Abhängigkeit von der abfallenden Flanke des Ausgabesignals DS des Datenabtastsignaleingabepuffers 13.
  • Der erste Zwischenspeicher 17a umfasst eine Mehrzahl von Zwischenspeicherschaltungen 217a und eine Mehrzahl von Schaltern 229a, die abwechselnd angeordnet sind. Zusätzlich sind die Schalter 229a des ersten Zwischenspeichers 17a so ausgeführt, dass sie im DDR-Betrieb von der ansteigenden und der abfallenden Flanke des invertierten Differenzausgabesignals DS getriggert werden. Ein erster Schalter 229a empfängt die geradzahligen Daten des Ausgabesignals DIN des Dateneingabepuffers 11 und überträgt die geradzahligen Daten des Ausgabesignals DIN an den einen der mehreren Zwischenspeicher 217a.
  • Der zweite Zwischenspeicher 17b umfasst eine Mehrzahl von Zwischenspeicherschaltungen 217b und eine Mehrzahl von Schaltern 229b, die abwechselnd angeordnet sind. Zusätzlich sind die Schalter 229b des zweiten Zwischenspeichers 17b so ausgeführt, dass sie im DDR-Betrieb von der ansteigenden und der abfallenden Flanke des invertierten Differenzausgabesignals DS getriggert werden können. Ein erster Schalter 229b empfängt die ungeradzahligen Daten des Ausgabesignals DIN des Dateneingabepuffers 11 und überträgt die ungeradzahligen Daten des Ausgabesignals DIN an einen ersten der mehreren Zwischenspeicher 217b.
  • 23 zeigt ein Blockschaltbild eines anderen Ausführungsbeispiels des erfindungsgemäßen Halbleiterspeichers 1. Der Halbleiterspeicher 1 umfasst in diesem Fall den Dateneingabepuffer 11, 11a, den Datenabtastsignaleingabepuffer 13, 13a, die Steuerschaltung, wie das Modusregister MRS 15, und die Datenschreibschaltung 17. Im dargestellten erfindungsgemäßen Ausführungsbeispiel sind sowohl der Dateneingabepuffer 11, 11a als auch der Datenabtastsignaleingabepuffer 13, 13a als Mehrfachmodus-Puffer ausgeführt, beispielsweise als Einfach-/Doppeltmodus-Datenpuffer, und werden beide von der Steuerschaltung gesteuert.

Claims (23)

  1. Datenpuffer für ein Datenabtastsignal (DQS) oder ein Datensignal (DQ), gekennzeichnet durch eine Differenzverstärkungsschaltung (21) mit – wenigstens zwei Schaltern (211, 212) zum Übertragen eines invertierten Datenabtastsignals (DQSB) bzw. invertierten Datensignals (DQB) oder einer Referenzspannung (VREF) in Abhängigkeit vom Zustand eines Steuersignals (CNT, CNTB) und – einem Differenzverstärker (213) zum Empfangen des Datenabtastsignals (DQS) bzw. Datensignals (DQ) und entweder des invertierten Datenabtastsignals (DQSB) bzw. invertierten Datensignals (DQB) oder der Referenzspannung (VREF) und zur Ausgabe eines Differenzverstärkersignals (DO).
  2. Datenpuffer für ein Datenabtastsignal (DQS) oder ein Datensignal (DQ), gekennzeichnet durch eine Differenzverstärkungsschaltung, die zum Empfangen des Datenabtastsignals (DQS) bzw. Datensignals (DQ) sowie des invertierten Datenabtastsignals (DQSB) bzw. invertierten Datensignals (DQB) und einer Referenzspannung (VREF), zur Verstärkung einer Differenz des Datenabtastsignals bzw. Datensignals und des invertierten Datenabtastsignals bzw. invertierten Datensignals und Bereitstellen eines entsprechenden ersten Differenzsignals sowie zum Verstärken einer Differenz des Datenabtastsignals bzw. Datensignals und der Referenzspannung und Bereitstellen eines entsprechenden zweiten Differenzsignals eingerichtet ist und wenigstens zwei Schalter (33, 34) zum selektiven Ausgeben des ersten oder des zweiten bereitgestellten Differenzsignals in Abhängigkeit vom Zustand eines Steuersignals (CNT, CNTB) aufweist.
  3. Datenpuffer nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Datenpuffer (11, 11a, 13, 13a) wahlweise in einem Einfachmodus oder in einem Doppeltmodus betreibbar ist, wobei im Einfachmodus die Referenzspannung (VREF) an einen ersten der wenigstens zwei Schalter (211, 212) angelegt ist und das Steuersignal (CNT, CNTB) in einem ersten logischen Zustand ist und wobei im Doppeltmodus das invertierte Datenabtastsignal (DQSB) bzw. invertierte Datensignal (DQB) an einen zweiten der wenigstens zwei Schalter angelegt ist und das Steuersignal (CNT, CNTB) in einem zweiten logischen Zustand ist.
  4. Halbleiterspeicher, gekennzeichnet durch mindestens einen Datenpuffer (11, 11a, 13, 13a) nach einem der Ansprüche 1 bis 3.
  5. Halbleiterspeicher nach Anspruch 4, gekennzeichnet durch eine Steuerschaltung (23) zur Ausgabe des Steuersignals (CNT, CNTB) für den mindestens einen Datenpuffer (11, 11a, 13, 13a).
  6. Halbleiterspeicher nach Anspruch 5, dadurch gekennzeichnet, dass die Steuerschaltung (23) ein Modusregister (15) umfaßt, das ein externes Befehlssignal (COMMAND) und ein Adreßsignal (ADD) empfängt und das Steuersignal (CNT, CNTB) erzeugt, wobei der Zustand des Steuersignals (CNT, CNTB) eine Betriebsart des Halbleiterspeichers (1) bestimmt.
  7. Halbleiterspeicher nach Anspruch 5, dadurch gekennzeichnet, dass die Steuerschaltung (23) eine Schaltung (25i) mit Schmelzsicherung (710) umfaßt, wobei der Zustand der Sicherung (710) den Zustand des Steuersignals (CNT, CNTB) bestimmt.
  8. Halbleiterspeicher nach Anspruch 5, dadurch gekennzeichnet, dass die Steuerschaltung (23) eine Schaltung mit Bondanschlüssen (1410a, 1420a, 1430a) umfaßt, wobei eine Verbindung der Bondanschlüsse (1410a, 1420a, 1430a) mit einer Versorgungsspannung (VSS) oder mit Masse den Zustand des Steuersignals (CNT, CNTB) bestimmt.
  9. Halbleiterspeicher nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, dass die Differenzverstärkungsschaltung (21) einen einzelnen Differenzverstärker (213) umfaßt.
  10. Halbleiterspeicher nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, dass die Differenzverstärkungsschaltung (21) wenigstens zwei Differenzverstärker (31, 32) umfaßt.
  11. Halbleiterspeicher nach Anspruch 10, dadurch gekennzeichnet, dass ein erster der wenigstens zwei Differenzverstärker (31, 32) eine andere Verstärkung als ein zweiter der wenigstens zwei Differenzverstärker (31, 32) hat, so dass jedes der wenigstens zwei Datenabtastsignale (DS) bzw. Datensignale (DIN) im Wesentlichen die gleiche Verzögerungszeit hat.
  12. Halbleiterspeicher nach Anspruch 10, dadurch gekennzeichnet, dass der erste der wenigstens zwei Differenzverstärker (31, 32) im Wesentlichen die gleiche Verstärkung wie der zweite der wenigstens zwei Differenzverstärker (31, 32) hat.
  13. Halbleiterspeicher nach einem der Ansprüche 4 bis 12, gekennzeichnet durch eine Kompensationsschaltung (23) zum Kompensieren des invertierten Datenabtastsignals (DQSB) bzw. invertierten Datensignals (DQB) oder der Referenzspannung (VREF) oder des Datenabtastsignals (DQS) bzw. Datensignals (DQ) oder des Differenzverstärkersignals (DO), so dass jedes der wenigstens zwei Datenabtastsignale (DS) bzw. Datensignale (DIN) im Wesentlichen um eine gleiche Zeitspanne verzögert ist.
  14. Halbleiterspeicher nach Anspruch 13, dadurch gekennzeichnet, dass die Kompensationsschaltung (23) folgende Elemente umfaßt: – eine Verzögerungsschaltung (231) zum Empfangen des Differenzverstärkersignals (DO) von der Differenzverstärkungsschaltung (21) und zum Verzögern des Differenzverstärkersignals (DO) und – wenigstens zwei Schalter (232, 233) zum Übertragen des Differenzverstärkersignals (DO) oder des verzögerten Differenzverstärkersignals (DO) als eines der wenigstens zwei Datenabtastsignale (DS) bzw. Datensignale (DIS) in Abhängigkeit vom Zustand des Steuersignals (CNT, CNTB).
  15. Halbleiterspeicher nach Anspruch 13, dadurch gekennzeichnet, dass die Kompensationsschaltung (23) eine Blindlast (Cdummy) umfaßt, die an das invertierte Datenabtastsignal (DQSB) bzw. invertierte Datensignal (DQB) oder die Referenzspannung (VREF) oder das Datenabtastsignal (DQS) bzw. Datensignal (DQ) angekoppelt ist.
  16. Halbleiterspeicher, gekennzeichnet durch – einen Datenpuffer (11, 11a) für ein Datensignal (DQ) mit wenigstens zwei Schaltern (211, 212) zum Übertragen eines invertierten Datensignals (DQB) oder einer Referenzspannung (VREF) in Abhängigkeit vom Zustand eines Steuersignals (CNT, CNTB) und mit einem Differenzverstärker (213) zum Empfangen des Datensignals (DQ) und entweder des invertierten Datensignals (DQB) oder der Referenzspannung (VREF) und zur Ausgabe eines verstärkten Dateneingabesignals (DIN) in Abhängigkeit vom Zustand des Steuersignals (CNT, CNTB), – einen Datenpuffer (13, 13a) für ein Datenabtastsignal (DQS) mit wenigstens zwei Schaltern (211, 212) zum Übertragen eines invertierten Datenabtastsignals (DQSB) oder einer Referenzspannung (VREF) in Abhängigkeit vom Zustand eines Steuersignals (CNT, CNTB) und mit einem Differenzverstärker (213) zum Empfangen des Datenabtastsignals (DQS) und entweder des invertierten Datenabtastsignals (DQSB) oder der Referenzspannung (VREF) und zur Ausgabe eines verstärkten Datenabtastsignals (DS) in Abhängigkeit vom Zustand des Steuersignals (CNT, CNTB), – eine Steuerschaltung (23) zur Ausgabe des Steuersignals (CNT, CNTB) für den Datenpuffer (11, 11a) des Datensignals (DQ) und den Datenpuffer (13, 13a) des Datenabtastsignals (DQS) und – eine Datenschreibschaltung (17) zum Empfangen des verstärkten Dateneingabesignals (DIN) vom Datenpuffer (11, 11a) für das Datensignal (DQ) und zum Schreiben von geradzahligen Daten des verstärkten Dateneingabesignals (DIN) in eine erste Zwischenspeicherschaltung (17a) in Abhängigkeit von einer ansteigenden Flanke des verstärkten Datenabtastsignals (DS) und zum Schreiben von ungeradzahligen Daten des verstärkten Dateneingabesignals (DIN) in eine zweite Zwischenspeicherschaltung (17b) in Abhängigkeit von einer abfallenden Flanke des verstärkten Datenabtastsignals (DS).
  17. Halbleiterspeicher nach Anspruch 16, dadurch gekennzeichnet, dass die erste Zwischenspeicherschaltung (17a) und/oder die zweite Zwischenspeicherschaltung (17b) eine Mehrzahl von Zwischenspeichern (217a, 217b) und eine Mehrzahl von Schaltern (229a, 229b) umfaßt, die abwechselnd angeordnet sind.
  18. Halbleiterspeicher nach Anspruch 17, dadurch gekennzeichnet, dass die Mehrzahl von Schaltern (229a, 229b) so ausgeführt sind, dass sie von der ansteigenden und der abfallenden Flanke des invertierten verstärkten Datenabtastsignals (DS) triggerbar sind.
  19. Halbleiterspeicher nach Anspruch 17 oder 18, dadurch gekennzeichnet, dass ein erster Schalter (229a) die geradzahligen Daten des Ausgangssignals (DIN) des Datenpuffers für das Datensignal (11, 11a) empfängt und an einen ersten der Mehrzahl von Zwischenspeichern (217a) weiterleitet.
  20. Verfahren zum Steuern einer Ausbreitungsverzögerungszeit eines Datenabtastsignals oder Datensignals bei einem Halbleiterspeicher (1), gekennzeichnet durch folgende Schritte: – Empfangen eines invertierten Datenabtastsignals (DQSB) bzw. invertierten Datensignals (DQB) oder einer Referenzspannung (VREF) in Abhängigkeit von einem Zustand eines Steuersignals (CNT, CNTB, – Empfangen eines Datenabtastsignals (DQS) bzw. Datensignals (DQ) und – Verstärken und Ausgeben eines aus den beiden empfangenen Signalen differenzverstärkten Datenabtastsignals (DS) bzw. Datensignals (DIN).
  21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass in einem Einfachmodus die Referenzspannung (VREF) empfangen wird und das Steuersignal (CNT, CNTB) in einem ersten logischen Zustand ist und in einem Doppeltmodus das invertierte Datenabtastsignal bzw. invertierte Datensignal empfangen wird und das Steuersignal (CNT, CNTB) in einem zweiten logischen Zustand ist.
  22. Verfahren nach Anspruch 20 oder 21, dadurch gekennzeichnet, dass das Steuersignal (CNT, CNTB) von einer externen Quelle empfangen wird.
  23. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass ein externes Befehlssignal (COMMAND) und eine Adresse (ADD) empfangen werden und das entsprechend erzeugte Steuersignal (CNT, CNTB) eine Betriebsart des Halbleiterspeichers (1) bestimmt.
DE10322364A 2002-05-10 2003-05-08 Datenpuffer und Halbleiterspeicher sowie zugehöriges Verfahren zur Verzögerungszeitsteuerung Expired - Lifetime DE10322364B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US37966502P 2002-05-10 2002-05-10
US60/379,665 2002-05-10
US10/278,071 2002-10-23
US10/278,071 US6819602B2 (en) 2002-05-10 2002-10-23 Multimode data buffer and method for controlling propagation delay time

Publications (2)

Publication Number Publication Date
DE10322364A1 DE10322364A1 (de) 2003-11-27
DE10322364B4 true DE10322364B4 (de) 2008-09-25

Family

ID=29406479

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10322364A Expired - Lifetime DE10322364B4 (de) 2002-05-10 2003-05-08 Datenpuffer und Halbleiterspeicher sowie zugehöriges Verfahren zur Verzögerungszeitsteuerung

Country Status (7)

Country Link
US (3) US6819602B2 (de)
JP (1) JP4159402B2 (de)
KR (1) KR100524960B1 (de)
DE (1) DE10322364B4 (de)
GB (1) GB2391369B (de)
IT (1) ITMI20030913A1 (de)
TW (1) TWI222084B (de)

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4216415B2 (ja) 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
KR100418399B1 (ko) * 2002-03-20 2004-02-11 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 입출력 기준신호출력방법
US6750497B2 (en) * 2002-08-22 2004-06-15 Micron Technology, Inc. High-speed transparent refresh DRAM-based memory cell
US6853594B1 (en) * 2003-07-22 2005-02-08 Sun Microsystems, Inc. Double data rate (DDR) data strobe receiver
KR100512940B1 (ko) * 2003-10-27 2005-09-07 삼성전자주식회사 데이터 전송 시스템 및 방법
US8250295B2 (en) 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
KR100518608B1 (ko) * 2004-01-08 2005-10-04 삼성전자주식회사 데이터 스트로브 입력 버퍼 및 이를 포함하는 동기식반도체 메모리 장치
US7532537B2 (en) 2004-03-05 2009-05-12 Netlist, Inc. Memory module with a circuit providing load isolation and memory domain translation
US7286436B2 (en) * 2004-03-05 2007-10-23 Netlist, Inc. High-density memory module utilizing low-density memory components
US7916574B1 (en) 2004-03-05 2011-03-29 Netlist, Inc. Circuit providing load isolation and memory domain translation for memory module
US7289386B2 (en) * 2004-03-05 2007-10-30 Netlist, Inc. Memory module decoder
DE102004015318B3 (de) * 2004-03-30 2005-09-01 Infineon Technologies Ag Eingangsschaltung für eine elektronische Schaltung
KR100587072B1 (ko) * 2004-04-19 2006-06-08 주식회사 하이닉스반도체 내부 전압 발생기의 동작을 제어하는 장치
KR101027675B1 (ko) * 2004-12-29 2011-04-12 주식회사 하이닉스반도체 셋업 홀드 시간 조절 장치
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US7386656B2 (en) 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US7392338B2 (en) 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US7379316B2 (en) 2005-09-02 2008-05-27 Metaram, Inc. Methods and apparatus of stacking DRAMs
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
KR100771551B1 (ko) * 2006-10-17 2007-10-31 주식회사 하이닉스반도체 반도체 소자의 컬럼경로 제어신호 생성회로 및 컬럼경로제어신호 생성방법
JP5113624B2 (ja) * 2007-05-24 2013-01-09 株式会社アドバンテスト 試験装置
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
US7889579B2 (en) * 2008-01-28 2011-02-15 Promos Technologies Pte. Ltd. Using differential data strobes in non-differential mode to enhance data capture window
KR100924354B1 (ko) * 2008-04-07 2009-11-02 주식회사 하이닉스반도체 입력 버퍼
US8516185B2 (en) 2009-07-16 2013-08-20 Netlist, Inc. System and method utilizing distributed byte-wise buffers on a memory module
US8417870B2 (en) 2009-07-16 2013-04-09 Netlist, Inc. System and method of increasing addressable memory space on a memory board
EP2441007A1 (de) 2009-06-09 2012-04-18 Google, Inc. Programmierung von dimm-abschlusswiderstandswerten
KR101043725B1 (ko) * 2009-07-01 2011-06-24 주식회사 하이닉스반도체 데이터 스트로브 신호 생성 회로 및 신호 생성 방법
US9128632B2 (en) 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
JP5467845B2 (ja) * 2009-09-29 2014-04-09 セイコーインスツル株式会社 ボルテージレギュレータ
US9224566B2 (en) * 2009-12-11 2015-12-29 Fairchild Semiconductor Coporation Fuse driver circuits
KR101113188B1 (ko) 2010-09-30 2012-02-16 주식회사 하이닉스반도체 동작 속도가 가변되는 비휘발성 메모리 장치 및 이를 위한 상보신호 제어 방법
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
KR102034221B1 (ko) * 2013-03-11 2019-10-18 삼성전자주식회사 클록 신호 발생부를 포함하는 반도체 장치
US10431268B2 (en) 2016-09-13 2019-10-01 Samsung Electronics Co., Ltd. Semiconductor device and memory controller receiving differential signal
US10522206B2 (en) * 2017-04-06 2019-12-31 SK Hynix Inc. Semiconductor device and system
KR102461322B1 (ko) * 2017-11-01 2022-11-01 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용한 시스템
KR20230168173A (ko) * 2022-06-01 2023-12-12 창신 메모리 테크놀로지즈 아이엔씨 수신 회로 및 메모리

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6115322A (en) * 1998-11-19 2000-09-05 Fujitsu Limited Semiconductor device accepting data which includes serial data signals, in synchronization with a data strobe signal
US6339552B1 (en) * 1999-08-31 2002-01-15 Hitachi, Ltd. Semiconductor device
US20020030509A1 (en) * 1999-02-17 2002-03-14 Hitachi, Ltd. Semiconductor integrated circuit device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE554007A (de) * 1956-02-07
JPH01175314A (ja) 1987-12-29 1989-07-11 Nec Corp 入力インバータ回路
US6016066A (en) * 1998-03-19 2000-01-18 Intel Corporation Method and apparatus for glitch protection for input buffers in a source-synchronous environment
JP2000067577A (ja) * 1998-06-10 2000-03-03 Mitsubishi Electric Corp 同期型半導体記憶装置
US6111807A (en) * 1998-07-17 2000-08-29 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device allowing easy and fast text
US6279073B1 (en) * 1999-09-30 2001-08-21 Silicon Graphics, Inc. Configurable synchronizer for double data rate synchronous dynamic random access memory
KR100307637B1 (ko) * 1999-10-30 2001-11-02 윤종용 부스팅 커패시터를 구비하는 입력버퍼 회로
JP4446137B2 (ja) * 2000-07-31 2010-04-07 エルピーダメモリ株式会社 半導体記憶装置
KR20020046826A (ko) 2000-12-15 2002-06-21 윤종용 고속 메모리 장치의 클럭 버퍼 회로
JP2002358796A (ja) * 2001-05-30 2002-12-13 Mitsubishi Electric Corp 半導体装置
US6512704B1 (en) * 2001-09-14 2003-01-28 Sun Microsystems, Inc. Data strobe receiver
US6753701B2 (en) * 2001-11-09 2004-06-22 Via Technologies, Inc. Data-sampling strobe signal generator and input buffer using the same
JP4141724B2 (ja) 2002-04-05 2008-08-27 株式会社ルネサステクノロジ 半導体記憶装置
WO2004102664A1 (ja) * 2003-05-13 2004-11-25 Fujitsu Limited ヒューズ回路および半導体集積回路装置
KR100610014B1 (ko) * 2004-09-06 2006-08-09 삼성전자주식회사 리키지 전류 보상 가능한 반도체 메모리 장치
US7295057B2 (en) * 2005-01-18 2007-11-13 International Business Machines Corporation Methods and apparatus for characterizing electronic fuses used to personalize an integrated circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6115322A (en) * 1998-11-19 2000-09-05 Fujitsu Limited Semiconductor device accepting data which includes serial data signals, in synchronization with a data strobe signal
US20020030509A1 (en) * 1999-02-17 2002-03-14 Hitachi, Ltd. Semiconductor integrated circuit device
US6339552B1 (en) * 1999-08-31 2002-01-15 Hitachi, Ltd. Semiconductor device

Also Published As

Publication number Publication date
KR100524960B1 (ko) 2005-11-01
DE10322364A1 (de) 2003-11-27
US20080106952A1 (en) 2008-05-08
US7602653B2 (en) 2009-10-13
JP4159402B2 (ja) 2008-10-01
US6819602B2 (en) 2004-11-16
ITMI20030913A1 (it) 2003-11-11
KR20030087922A (ko) 2003-11-15
JP2003331580A (ja) 2003-11-21
US20030210575A1 (en) 2003-11-13
GB2391369A (en) 2004-02-04
TW200307953A (en) 2003-12-16
US20050041451A1 (en) 2005-02-24
GB2391369B (en) 2004-08-11
US7515486B2 (en) 2009-04-07
TWI222084B (en) 2004-10-11

Similar Documents

Publication Publication Date Title
DE10322364B4 (de) Datenpuffer und Halbleiterspeicher sowie zugehöriges Verfahren zur Verzögerungszeitsteuerung
DE102004011741B4 (de) Halbleiterspeicherschaltung und zugehöriger Halbleiterspeicherbaustein
DE19549532B4 (de) Synchrone Halbleiterspeichervorrichtung mit Selbstvorladefunktion
DE19860650B4 (de) Synchrone Halbleiter-Speichervorrichtung mit einer Chip-Satz-Speichersteuervorrichtung mit Datenausblend-Maskenfunktion
DE102004050080B4 (de) Halbleiterspeichervorrichtung mit Spaltenadresspfad darin zur Energieverbrauchsreduzierung
DE102004025900A1 (de) Leselatenz-Steuerschaltung
DE3347306A1 (de) Speichereinrichtung
DE19954564B4 (de) Steuerungsschaltung für die CAS-Verzögerung
EP0111741B1 (de) Integrierte Halbleiterschaltung mit einem dynamischen Schreib-Lese-Speicher
DE10065785A1 (de) Halbleiterspeichervorrichtung
DE60100612T2 (de) Synchrone Halbleiterspeichervorrichtung
DE4205578C2 (de) Adressübergangsdetektorschaltkreis zur Verwendung in einer Halbleiterspeichervorrichtung
DE19757959A1 (de) Integrierte Halbleiterschaltungseinrichtung
DE10053700A1 (de) Halbleiterspeicherbauelement mit Datenleitungspaaren
DE69936277T2 (de) Synchron-Halbleiterspeichervorrichtung
DE3740314C2 (de)
DE10217359A1 (de) Halbleiterspeichervorrichtung, die sowohl für eine CAS-Latenzzeit von eins als auch für eine CAS-Latenzzeit von mehr als eins betreibbar ist
DE10029887A1 (de) Synchrone Halbleiterspeichervorrichtung
DE4003690A1 (de) Schaltkreis zum einstellen des spannungswertes des datenausgangs in einer halbleiterspeichervorrichtung
DE102006012968A1 (de) Verfahren zum Erhöhen einer Dateneinrichtungs- und Haltespanne im Fall von nicht symmetrischen PVT
DE69821166T2 (de) Halbleiterspeicheranordnung mit Multibankenkonfiguration
DE102005053294B4 (de) Schaltungsanordnung zur zeitlichen Verzögerung von Lesedaten, Halbleiterspeicherschaltung und Verfahren
DE10031575B4 (de) Halbleiterspeicherbauelement
DE60221230T2 (de) Hochgeschwindigkeits-Signalausbreitungsschaltung und -Verfahren
DE102004061299B4 (de) Direktzugriffsspeicher und Eingangspuffer mit Differenzverstärker

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R071 Expiry of right