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Die
Erfindung betrifft einen Datenpuffer und einen Halbleiterspeicher
sowie ein zugehöriges
Verfahren zum Steuern einer Ausbreitungsverzögerungszeit.
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Um
die Systemleistung zu verbessern, betreffen Fortschritte beim Entwurf
von Halbleiterspeicherbausteinen im Allgemeinen und von dynamischen
Speicherbausteinen mit direktem Zugriff (DRAMs) im Besonderen eine
höhere
Integration und eine höhere
Betriebsgeschwindigkeit. Das bedeutet, dass DRAMs benötigt werden,
die mehr Daten mit einer höheren
Geschwindigkeit verarbeiten können. Für eine höhere Betriebsgeschwindigkeit
wurden DRAMs entwickelt, die mit einem Systemtaktsignal synchronisiert
sind. Diese synchrone Eigenschaft von DRAMs hat die Datenübertragungsgeschwindigkeit
erhöht.
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Weil
ein Dateneingabe-/Datenausgabevorgang in einem synchronen DRAM jedoch
während
einer Taktsignalperiode ausgeführt
werden sollte, gibt es eine Begrenzung für die Erhöhung der Bandbreite zwischen
einem synchronen DRAM und einer DRAM-Steuereinheit, d. h., dass
die Datenmenge, die in einer Zeiteinheit in die Speicherschaltung
eingege ben oder aus der Speicherschaltung ausgegeben werden kann,
begrenzt ist. Mit der Absicht, die Datenübertragungsgeschwindigkeit
zu erhöhen,
wurden synchrone DRAMs mit doppelter Datenrate (DDR) entwickelt,
welche Daten synchronisiert mit einer ansteigenden und einer abfallenden
Taktsignalflanke ein- bzw. ausgegeben.
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Allgemein
benutzt ein synchronisierter DDR-DRAM ein Datenabtastsignal, wenn
der DRAM Daten von einer Speichersteuerschaltung empfängt oder
Daten an die Speichersteuerschaltung sendet. Beispielsweise empfängt der
synchrone DDR-DRAM bei einem Datenempfangsvorgang die Daten mit
einem Datenabtastsignal von der Speichersteuerschaltung. Ebenso
gibt der synchrone DDR-DRAM bei einem Datenausgabevorgang die Daten
mit dem Datenabtastsignal an die Speichersteuerschaltung aus.
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Bei
Halbleiterspeicherbausteinen mit hoher Geschwindigkeit, wie synchronen
DDR-DRAMs, wird ein Eingabepuffer mit einem Einfachmodus (SM) als Datenabtastsignaleingabepuffer
benutzt, der das Datenabtastsignal mit einer Referenzspannung vergleicht.
Bei einem synchronen DDR-DRAM mit einem Datenabtastsignaleingabepuffer
mit Einfachmodus (SM) wird eventuell die Datenaufbau-/Haltezeittoleranz
herabgesetzt, wenn Rauschsignale im Datenabtastsignal oder in einer
Referenzspannung enthalten sind.
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Mit
der Absicht, diese Probleme zu kompensieren, wurden Datenabtastsignaleingabepuffer
mit Dual- bzw. Doppeltmodus (DM) entwickelt, die das Datenabtastsignal
anstatt mit der Referenzspannung mit einem invertierten Signal des
Datenabtastsignals vergleichen.
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Da
ein Ausgabesignal an einem Kreuzungspunkt der zwei Signale bestimmt
wird, d. h. dem Datenabtastsignal und dem invertierten Datenab tastsignal,
wird das Rauschverhalten eines Datenabtastsignaleingabepuffers mit
Doppeltmodus (DM) verbessert.
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Zudem
wurde, um die Anforderungen von verschiedenen Anwendern zu erfüllen, ein SM/DM-Datenabtastsignaleingabepuffer
mit doppeltem Nutzen entwickelt. Bei dem doppelt nutzbaren SM/DM-Datenabtastsignaleingabepuffer
sollte die Ausbreitungsverzögerungszeit
zwischen einem Eingabeanschluss und einem Ausgabeanschluss im Einfachmodus
(SM) gleich lang sein wie im Doppeltmodus (DM). Weil sich jedoch
der Verstärkungsfaktor eines
Differenzverstärkers
im Einfachmodus vom Verstärkungsfaktor
im Doppeltmodus unterscheidet, unterscheidet sich auch die Ausbreitungsverzögerungszeit
im Einfachmodus von der Ausbreitungsverzögerungszeit im Doppeltmodus.
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1 zeigt
Signalverläufe
von einem herkömmlichen
Datenabtastsignaleingabepuffer. Wie aus 1 ersichtlich
ist, ist die Ausbreitungsverzögerungszeit
eines Differenzausgabesignals DS im Einfachmodus (SM) viel länger als
im Doppeltmodus (DM). Die Ausgabe des Differenzausgabesignals DS zu
verschiedenen Zeitpunkten im Einfachmodus und im Doppeltmodus setzt
die Einheitlichkeit sowohl der Datenaufbauzeit tDS als auch der
Datenhaltezeit tDH herab, wie in 1 dargestellt
ist. Der Unterschied in der Ausbreitungsverzögerungszeit kann zu einem Unterschied
im Aufbau-/Haltezeitablauf führen,
so dass die Aufbau-/Haltezeittoleranz herabgesetzt wird.
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In
der Offenlegungsschrift
US 2002/0030509 A1 ist eine Eingangsschaltung
eines integrierten Halbleiterschaltkreisbauelements offenbart, die
für einen
energiesparenden Betrieb unter verschiedenen Betriebsbedingungen
mit unterschiedlichem Eingangsspannungspegel z. B. entsprechend
standardisierten Schnittstellen wie SSTL, LVTTL und LVCMOS eingerichtet
ist und eine Differenzverstärkerschaltung
umfasst, die ein Eingangssignal mit einer Referenzspannung oder
einem Taktsignal vergleicht.
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Die
Patentschrift
US 6.115.322 offenbart
einen Halbleiterspeicher mit einer Datenschreibschaltung, die mittels
zweier Zwischenspeicherschaltungen und zweier aus einem Datenabtastsignal
abgeleiteter Steuersignale arbeitet.
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Die
Patentschrift
US 6.339.552
B1 offenbart einen Halbleiterspeicher, bei dem in einem
Eingangspuffer eine Differenzverstärkerschaltung vorgesehen ist,
durch welche Daten- und Datenabtastsignale gegenüber einer Referenzspannung
differenzverstärkt werden.
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Es
ist Aufgabe der Erfindung, einen Datenpuffer anzugeben, der in mehreren
Betriebsarten arbeitet, insbesondere einen Datenabtastsignaleingabepuffer
oder einen Dateneingabepuffer, die jeweils im Einfachmodus oder
im Doppeltmodus arbeiten können,
wobei ein Modus durch eine externes Signal, wie ein Adresssignal
oder ein externes Befehlssignal, auswählbar ist und insbesondere
von einer Mehrzahl von Quellen, wie einem internen Modusregister (MRS),
einer Schaltung mit Sicherungen oder einer Bondkontaktschaltung,
zur Verfügung
gestellt werden kann. Weiter ist es Aufgabe der Erfindung, einen Halbleiterspeicher
mit einem oder mehreren derartigen Datenpuffern und ein Verfahren
zum Steuern der Ausbreitungsverzögerungszeit
des Halbleiterspeichers anzugeben.
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Die
Erfindung löst
diese Aufgabe durch einen Datenpuffer mit den Merkmalen des Patentanspruchs
1 oder 2 und durch einen Halbleiterspeicher mit den Merkmalen des
Patentanspruchs 4 oder 16 sowie durch ein zugehöriges Verfahren mit den Merkmalen
des Patentanspruchs 20.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Das
erfindungsgemäße Verfahren
zum Steuern einer Ausbreitungsverzögerungszeit eines Halbleiterspeichers
umfasst das Empfangen eines invertierten Datensignals oder einer
Referenzspannung in Abhängigkeit
von einem Zustand eines Steuersignals, das Empfangen eines Datensignals
sowie das Verstärken
und Ausgeben von wenigstens zwei verschiedenen differenzverstärkten Datensignalen.
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Bei
verschiedenen möglichen
Ausführungen des
erfindungsgemäßen Verfahrens
ist das invertierte Datensignal ein invertiertes Datenabtastsignal
und das Datensignal ein Datenabtastsignal.
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Bei
einer beispielhaften Ausführung
des erfindungsgemäßen Verfahrens
wird in einem Einfachmodus die Referenzspannung empfangen und das Steuersignal
ist in einem ersten logischen Zustand und in einem Doppeltmodus
wird das invertierte Datensignal empfangen und das Steuersignal
ist in einem zweiten logischen Zustand.
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Das
Steuersignal kann von einer externen Quelle empfangen werden.
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Bei
einer weiteren beispielhaften Ausführung des erfindungsgemäßen Verfahrens
werden ein externes Befehlssignal und eine Adresse empfangen und
das Steuersignal erzeugt, das eine Betriebsart des Halbleiterspeichers
bestimmt.
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Bei
einer weiteren Ausführungsform
bestimmt ein Zustand einer Sicherung den Zustand des Steuersignals.
Bei einer anderen Ausführungsform bestimmt
eine Verbindung von Bondanschlüssen
mit einer Versorgungsspannung oder mit Masse den Zustand des Steuersignals.
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Bei
einer möglichen
Ausführungsform
wird die Differenzverstärkung
durch einen einzelnen Differenzverstärker oder durch mindestens
zwei Differenzverstärker
ausgeführt.
Bei einer weiteren Ausführungsform
hat ein erster der wenigstens zwei Differenzverstärker eine
andere Verstärkung
als ein zweiter der wenigstens zwei Differenzverstärker, so dass
jedes der wenigstens zwei Datenausgabesignale substantiell die gleiche
Verzögerungszeit
hat.
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Bei
einer weiteren Ausführungsform
hat der erste der wenigstens zwei Differenzverstärker im Wesentlichen die gleiche
Verstärkung
wie der zweite der wenigstens zwei Differenzverstärker.
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Das
erfindungsgemäße Verfahren
kann zusätzlich
einen Kompensationsschritt zum Kompensieren des invertierten Datenabtastsignals
oder des invertierten Datensignals oder der Referenzspannung oder
des Datenabtastsignals oder des Datensignals oder des Differenzverstärkersignals
beinhalten, so dass jedes der wenigstens zwei differenzverstärkten Datenausgabesignale
substantiell um eine gleiche Zeitspanne verzögert ist.
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Der
Kompensationsschritt umfasst beispielsweise das Empfangen des Differenzverstärkersignals
und Verzögern
des Differenzverstärkersignals sowie
das Ausgeben des Differenzverstärkersignals oder
des verzögerten
Differenzverstärkersignals
als eines der wenigstens zwei Differenzausgabesignale in Abhängigkeit
vom Zustand des Steuersignals. Die Kompensation kann beispielsweise
durch eine Blindlast durchgeführt
werden, die an das invertierte Datenabtastsignal oder das invertierte
Datensignal oder die Referenzspannung oder das Datenabtastsignal oder
das Datensignal angelegt wird.
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Bei
einer weiteren Ausführungsform
umfasst das erfindungsgemäße Verfahren
das Empfangen eines Datensignals und einer Referenzspannung, das Ausgeben
eines Dateneingabesignals, das Ausgeben eines Steuersignals und
Empfangen des Dateneingabesignals sowie das Schreiben geradzahliger Daten
des Dateneingabesignals in einen ersten Zwischenspeicher in Abhängigkeit
von einer ansteigenden Flanke eines ausgegebenen Datenabtastsignals und
das Schreiben ungeradzahliger Daten des Dateneingabesignals in einen
zweiten Zwischenspeicher in Abhängigkeit
von einer abfallenden Flanke des ausgegebenen Datenabtastsignals.
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Bei
einer möglichen
Ausführungsform
umfasst die erste Zwischenspeicherschaltung oder die zweite Zwischenspeicherschaltung
eine Mehrzahl von Zwischenspeichern und eine Mehrzahl von Schaltern,
die abwechselnd angeordnet sind, wobei die Mehrzahl von Schaltern
so ausgeführt
sein kann, dass die Schalter von der ansteigenden und der abfallenden
Flanke eines invertierten differenzverstärkten Datenabtastsignals getriggert
werden.
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Bei
einer weiteren möglichen
Ausführung
der Erfindung empfängt
ein erster Schalter die geradzahligen Daten des Ausgangssignals
und leitet sie an einen ersten der Mehrzahl von Zwischenspeichern weiter.
Bei einer anderen möglichen
Ausführung
der Erfindung empfängt
ein erster Schalter die ungeradzahligen Daten des Ausgangssignals
und leitet sie an einen ersten der Mehrzahl von Zwischenspeichern weiter.
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Bei
den beschriebenen Ausführungen
der Erfindung kann der Datenpuffer ein Dateneingabepuffer und/oder
ein Datenabtastsignaleingabepuffer sein.
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Vorteilhafte,
nachfolgend beschriebene Ausführungsformen
der Erfindung sowie das zu deren besserem Verständnis oben erläuterte,
herkömmliche
Ausführungsbeispiel
sind in den Zeichnungen dargestellt. Es zeigen:
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1 Signalverläufe von
einem herkömmlichen
Datenpuffer;
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2 ein
Blockschaltbild eines Dateneingabepuffers;
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3A ein
Schaltbild von Schaltern des Dateneingabepuffers aus 2;
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3B ein
Schaltbild, welches eine Umwandlung eines Steuersignals (CNT) in
ein invertiertes Steuersignal (CNTB) darstellt;
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4 ein
Blockschaltbild einer Steuerschaltung für den Dateneingabepuffer aus 2;
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5A ein
Schaltbild einer anderen Ausführungsform
der Steuerschaltung für
den Dateneingabepuffer aus 2;
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5B ein
Spannungs-Zeit-Diagramm der Steuerschaltung aus 5A;
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6 ein
Schaltbild einer weiteren Ausführungsform
der Steuerschaltung für
den Dateneingabepuffer aus 2;
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7 ein
Blockschaltbild einer anderen Ausführungsform des Dateneingabepuffers;
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8 ein
Schaltbild von Schaltern für
den Dateneingabepuffer aus 7;
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9 Signalverläufe von
Dateneingabepuffern;
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10 bis 19 jeweils
ein Blockschaltbild von weiteren Ausführungsformen des Dateneingabepuffers;
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20 ein
Blockschaltbild eines erfindungsgemäßen Halbleiterspeichers;
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21 eine
Darstellung eines Datenabtastsignals (DOS) und eines Datensignals
(DQ) während eines
DDR-Betriebs bei dem Halbleiterspeicher aus 20;
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22 ein
Schaltbild einer Zwischenspeicherschaltung für den Halbleiterspeicher aus 20; und
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23 ein
Blockschaltbild eines anderen Ausführungsbeispiels des erfindungsgemäßen Halbleiterspeichers.
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2 zeigt
ein Blockschaltbild eines Datenabtastsignaleingabepuffers. Der Datenabtastsignaleingabepuffer 13 ist
als Mehrmodus-Datenabtastsignaleingabepuffer ausgeführt, beispielsweise
als Einfach-/Doppeltmodus(SM/DM)-Datenabtastsignaleingabepuffer.
in Abhängigkeit
von einem Steuersignal CNT/CNTB unterzieht der Daten abtastsignaleingabepuffer 13 ein
Datenabtastsignal DQS und eine Referenzspannung VREF oder das Datenabtastsignal
DQS und ein invertiertes Datenabtastsignal DQSB einer Differenzverstärkung.
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Insbesondere
umfasst der Datenabtastsignaleingabepuffer 13 eine Differenzverstärkungsschaltung 21.
Die Differenzverstärkungsschaltung 21 umfasst
einen oder mehrere Schalter 211 und 212 und einen
Differenzverstärker 213.
Die Schalter 211 und 212 können z. B. als Übertragungsgatter
realisiert sein.
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Hat
das Steuersignal CNT einen ersten logischen Zustand, beispielsweise
einen hohen logischen Pegel, dann wird der Schalter 211 leitend
geschaltet und der Schalter 212 wird sperrend geschaltet.
Entsprechend verstärkt
der Differenzverstärker 213 die
Differenz des Datenabtastsignals DQS und der Referenzspannung VREF
und gibt ein Differenzverstärkersignal
DO aus. Dies ist der Betrieb im Einfachmodus SM.
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Hat
das Steuersignal CNT einen niedrigen logischen Pegel, beispielsweise
wenn das invertierte Steuersignal CNTB einen hohen logischen Pegel
hat, dann wird der Schalter 212 leitend geschaltet und
der Schalter 211 wird sperrend geschaltet. Entsprechend verstärkt der
Differenzverstärker 213 die
Differenz des Datenabtastsignals DQS und des invertierten Datenabtastsignals
DQSB und gibt das Differenzverstärkersignal
DO aus. Dies ist der Betrieb im Doppeltmodus DM.
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3A zeigt
ein Schaltbild einer möglichen Realisierung
der Schalter 211 und 212 des Datenabtastsignaleingabepuffers 13 aus 2 als
jeweiliges als Übertragungsgatter.
Wie aus der Darstellung ersichtlich ist, empfängt jedes Übertragungsgatter das Steuersignal
CNT und das invertierte Steuersignal CNTB und entweder das invertierte
Datenabtastsignal DQSB oder die Referenzspannung. Weiter ist ersichtlich,
dass die Übertragungsgatter
von der vorderen Flanke eines Pulses des Steuer signals CNT bzw. des
invertierten Steuersignals CNTB getriggert werden. 3B zeigt
ein Schaltbild, welches eine Umwandlung des Steuersignals (CNT)
in das invertierte Steuersignal (CNTB) durch einen Inverter darstellt.
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Der
beschriebene Datenabtastsignaleingabepuffer 13 kann in
einen Halbleiterspeicher, wie ein SDRAM, integriert sein. Der Datenabtastsignaleingabepuffer 13 kann
auch von einer Steuerschaltung gesteuert werden, die das Steuersignal
CNT und das invertierte Steuersignal CNTB zur Verfügung stellt.
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4 zeigt
ein Blockschaltbild einer solchen Steuerschaltung für den Dateneingabepuffer
aus 2. Wie aus 4 ersichtlich
ist, ist die Steuerschaltung in diesem Fall als Modusregistersatz
bzw. kurz Modusregister 15 ausgeführt. Das Modusregister 15 empfängt ein
externes Adressensignal ADD und/oder ein Befehlssignal COMMAND und
erzeugt das Steuersignal CNT und das invertierte Steuersignal CNTB.
Das bedeutet, dass bei einem erfindungsgemäßen Halbleiterspeicher eine
von mehreren Betriebsarten, beispielsweise der Einfachmodus SM oder
der Doppeltmodus DM, des Datenabtastsignaleingabepuffers 13 leicht
extern durch das Modusregister 15 auswählbar ist.
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5A zeigt
ein Blockschaltbild einer anderen Ausführungsform der Steuerschaltung
für den Datenabtastsignaleingabepuffer 13 aus 2 gemäß der Erfindung.
Wie aus 5A ersichtlich ist, umfasst
die Steuerschaltung eine Schmelzsicherung 710 sowie zwei
PMOS-Transistoren P3 und P4, einen NMOS-Transistor N6 und zwei Inverter 712 und 714. 5B zeigt
ein Spannungspegel-Zeit-Diagramm für die Steuerschaltung aus 5A relativ
zu einem Spannungspegel VCCH.
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6 zeigt
ein Schaltbild einer weiteren Ausführungsform der Steuerschaltung
für den
Datenabtastsignaleingabepuffer aus 2. Wie aus 6 ersichtlich
ist, umfasst die Steuerschaltung in diesem Fall eine Mehrzahl von
Bondanschlüssen 1410a, 1420a und 1430a und
einen Inverter 1440a. Eine Verbindung mit einer Spannung
VCC oder mit Masse bestimmt den Pegel des Steuersignals CNT und
des invertierten Steuersignals CNTB.
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7 zeigt
ein Blockschaltbild einer anderen Ausführungsform des Datenabtastsignaleingabepuffers 13.
Der Datenabtastsignaleingabepuffer 13 aus 7 enthält alle
Elemente des Datenabtastsignaleingabepuffers 13 aus 2 und
zusätzlich
eine Kompensationsschaltung 23. Die Kompensationsschaltung 23 umfasst
eine Verzögerungsschaltung 231 und
einen oder mehrere Schalter 232 und 233. Die Schalter 232 und 233 können z.
B. als Übertragungsgatter
ausgeführt
sein.
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Hat
das Steuersignal CNT einen ersten logischen Zustand, beispielsweise
einen hohen logischen Pegel, dann werden die Schalter 211 und 232 leitend
geschaltet und die Schalter 212 und 233 werden
sperrend geschaltet. Entsprechend verstärkt der Differenzverstärker 213 die
Differenz des Datenabtastsignals DQS und der Referenzspannung VREF und
das Differenzverstärkersignal
DO wird als Differenzausgabesignal DS ohne Verzögerung ausgegeben. Dieser Betrieb
entspricht dem Einfachmodus SM. Hat das Steuersignal CNT einen niedrigen
logischen Pegel, beispielsweise wenn das invertierte Steuersignal
CNTB einen hohen logischen Pegel hat, dann werden die Schalter 212 und 233 leitend
geschaltet und die Schalter 211 und 232 werden
sperrend geschaltet. Entsprechend verstärkt der Differenzverstärker 213 die
Differenz des Datenabtastsignals DQS und des invertierten Datenabtastsignals DQSB
und das Differenzverstärkersignal
DO wird durch die Verzögerungsschaltung 231 um
eine gewünschte
Zeitspanne verzögert
und als Differenzausgabesignal DS ausgegeben. Dieser Betrieb entspricht
dem Doppeltmodus DM.
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Die
gewünschte
Zeitspanne wird so bestimmt, dass die Ausbreitungsverzögerungszeit
des Datenabtastsignaleingabepuffers 13 im Doppeltmodus
im Wesentlichen gleich der Ausbreitungsverzögerungszeit im Einfachmodus
ist. Das bedeutet, dass die Verstärkung im Einfachmodus SM, in
dem der Differenzverstärker 213 die
Differenz des Datenabtastsignals DQS und der Referenzspannung VREF
verstärkt,
kleiner ist als im Doppeltmodus DM, in dem der Differenzverstärker 213 die
Differenz des Datenabtastsignals DQS und des invertierten Datenabtastsignals
DQSB verstärkt.
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Entsprechend
ist die Ausbreitungsverzögerungszeit
des Datenabtastsignaleingabepuffers 13 im Doppeltmodus
DM kürzer
als im Einfachmodus SM. Deshalb wird im dargestellten Datenabtastsignaleingabepuffer 13 im
Doppeltmodus DM das Differenzverstärkersignal DO durch die Verzögerungsschaltung 231 um
die gewünschte
Zeitspanne verzögert,
so dass die Ausbreitungsverzögerungszeit
im Doppeltmodus im Wesentlichen gleich derjenigen im Einfachmodus
SM ist. Entsprechend ist die Aufbau-/Haltezeit im Einfachmodus SM
im Wesentlichen gleich derjenigen im Doppeltmodus DM, woraus resultiert,
dass die Aufbau-/Haltezeittoleranz verbessert wird.
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8 zeigt
ein Schaltbild einer möglichen Realisierung
der Schalter 232 und 233 für den Datenabtastsignaleingabepuffer 13 aus 7,
die hierbei jeweils als Übertragungsgatter
ausgeführt
sind. Wie aus 8 ersichtlich ist, empfangen
die Übertragungsgatter
das Differenzverstärkersignal
DO, das Steuersignal CNT und/oder das invertierte Steuersignal CNTB
und geben das Differenzausgangssignal DS aus. Weiter ist aus der
Darstellung ersichtlich, dass die Übertragungsgatter von der ansteigenden Flanke
eines Pulses des Steuersignals CNT und des invertierten Steuersignals
CNTB getriggert werden.
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9 zeigt
Signalverläufe
der Datenabtastsignaleingabepuffer 13. Wie aus 9 ersichtlich
ist, wird das Differenzausgabesignal DS als Ergebnis der Verzögerungsschaltung 231 im
Einfachmodus SM im Wesentlichen zum gleichen Zeitpunkt ausgegeben wie
im Doppeltmodus DM. Dies steht im Gegensatz zu den in 1 dargestellten
Signalverläufen,
wo das Differenzausgabesignal DS im Doppeltmodus DM dem Differenzausgabesignal
DS im Einfachmodus SM voreilt. Die Ausgabe des Differenzausgabesignals
DS im Einfachmodus SM und im Doppeltmodus DM im Wesentlichen zum
gleichen Zeitpunkt verbessert gegenüber der Ausführung aus 1 die Einheitlichkeit
der Datenaufbauzeit tDS und der Datenhaltezeit tDH.
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10 zeigt
ein Blockschaltbild einer weiteren Ausführungsform des Datenabtastsignaleingabepuffers 13.
Der Datenabtastsignaleingabepuffer 13 aus 10 weist
alle Elemente des Datenabtastsignaleingabepuffers 13 aus 2 und
zusätzlich
eine Kompensationsschaltung 23 auf. Im dargestellten Ausführungsbeispiel
umfasst die Kompensationsschaltung 23 einen Blindlastkondensator
Cdummy. Insbesondere wird der Blindlastkondensator Cdummy an eine
Leitung, über
welche das invertierte Datenabtastsignal DQSB eingegeben wird, derart
angekoppelt, dass die gleiche Belastung vorhanden ist wie bei einer
Leitung, über
welche das Datenabtastsignal DQS eingegeben wird.
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11 zeigt
ein Blockschaltbild einer weiteren Ausführungsform Datenabtastsignaleingabepuffers 13a.
Der Datenabtastsignaleingabepuffer 13a von 11 umfasst
eine erste Differenzverstärkungsschaltung 31,
eine zweite Differenzverstärkungsschaltung 32 und
einen oder mehrere Schalter 33 und 34. Die Schalter
können
genauso aufgebaut sein wie die oben beschriebenen Schalter 211, 212, 232 und 233.
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Die
erste Differenzverstärkungsschaltung 31 verstärkt die
Differenz des Datenabtastsignals DQS und der Referenzspannung VREF.
Die zweite Differenzverstärkungsschaltung 32 verstärkt die
Differenz des Datenabtastsignals DQS und des invertierten Datenabtastsignals
DQSB.
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Hat
das Steuersignal CNT einen ersten logischen Zustand, beispielsweise
einen hohen logischen Pegel, dann wird der Schalter 33 leitend
geschaltet und der Schalter 34 wird sperrend geschaltet und
als Ergebnis wird das Ausgangssignal der ersten Differenzverstärkerungsschaltung 31 als
Differenzausgabesignal DS ausgegeben. Dieser Vorgang entspricht
dem Einfachmodus SM. Hat das Steuersignal CNT einen niedrigen logischen
Pegel, beispielsweise wenn das invertierte Steuersignal CNTB einen
hohen logischen Pegel hat, dann wird der Schalter 33 sperrend
geschaltet und der Schalter 34 wird leitend geschaltet.
Entsprechend wird das Ausgangssignal der zweiten Differenzverstärkerungsschaltung 32 als
Differenzausgabesignal DS ausgegeben. Dieser Vorgang entspricht
dem Doppeltmodus DM.
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Beim
dargestellten Ausführungsbeispiel
ist die effektive Verstärkung
der ersten Differenzverstärkungsschaltung 31 so
ausgeführt,
dass sie substantiell unterschiedlich zur effektiven Verstärkung der zweiten
Differenzverstärkungsschaltung 32 ist,
so dass die Ausbreitungsverzögerungszeit
des Datenabtastsignaleingabepuffers 13a im Doppeltmodus DM
im Wesentlichen gleich sein kann wie im Einfachmodus SM. Die Ausgabe
des Differenzausgabesignals DS im Wesentlichen zum gleichen Zeitpunkt
im Einfachmodus SM und im Doppeltmodus DM verbessert die Einheitlichkeit
der Datenaufbauzeit tDS und der Datenhaltezeit tDH.
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12 zeigt
ein Blockschaltbild einer weiteren Ausführungsform des Datenabtastsignaleingabepuffers 13a.
Der Datenabtastsignaleingabepuffer 13a aus 12 beinhaltet
alle Elemente des Datenabtastsignaleingabepuffers 13a aus 11 und
weist zusätzlich
eine Verzögerungsschaltung 231 entsprechend 7 auf.
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Die
zweite Differenzverstärkungsschaltung 32 verstärkt die
Differenz des Datenabtastsignals DQS und des invertierten Datenabtastsignals
DQSB und das Differenzverstärkersignal
wird durch die Verzögerungsschaltung 231 um
die gewünschte
Zeitspanne verzögert
und als Differenzausgabesignal DS ausgegeben. Dieser Vorgang entspricht
dem Doppeltmodus DM.
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Die
gewünschte
Zeitspanne wird so bestimmt, dass die Ausbreitungsverzögerungszeit
des Datenabtastsignaleingabepuffers 13a im Doppeltmodus
DM im Wesentlichen gleich der Ausbreitungsverzögerungszeit im Einfachmodus
SM ist. Das bedeutet, dass die Verstärkung im Einfachmodus SM, in dem
die erste Differenzverstärkungsschaltung 31 die Differenz
des Datenabtastsignals DQS und der Referenzspannung VREF verstärkt, kleiner
ist als im Doppeltmodus DM, in dem die zweite Differenzverstärkungsschaltung 32 die
Differenz des Datenabtastsignals DQS und des invertierten Datenabtastsignals DQSB
verstärkt.
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Entsprechend
ist die Ausbreitungsverzögerungszeit
des Datenabtastsignaleingabepuffers 13a im Doppeltmodus
kürzer
als im Einfachmodus. Deshalb wird im dargestellten Datenabtastsignaleingabepuffer 13a im
Doppeltmodus DM das Differenzverstärkersignal durch die Verzögerungsschaltung 231 um
die gewünschte
Zeitspanne verzögert,
so dass die Ausbreitungsverzögerungszeit
im Doppeltmodus DM im Wesentlichen gleich derjenigen im Einfachmodus
SM ist. Entsprechend ist die Aufbau-/Haltezeit im Einfachmodus SM
im Wesentlichen gleich derjenigen im Doppeltmodus DM, woraus resultiert,
dass die Aufbau-/Haltezeittoleranz verbessert wird.
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13 zeigt
ein Blockschaltbild einer weiteren Ausführungsform des erfindungsgemäßen Datenabtastsignaleingabepuffers 13a.
Der Datenabtastsignaleingabepuffer 13a aus 13 beinhaltet
alle Elemente des Datenabtastsignaleingabepuffers 13a aus 11 und
zusätzlich
den Blindlastkondensator Cdummy aus 10. Insbesondere
wird der Blindlastkondensator Cdummy an eine Leitung, über welche
das invertierte Datenabtastsignal DQSB eingegeben wird, derart angekoppelt,
dass die gleiche Belastung vorhanden ist wie bei einer Leitung, über welche
das Datenabtastsignal DQS eingegeben wird. Die zweite Differenzverstärkungsschaltung 32 verstärkt dann
die Differenz des Datenabtastsignals DQS und des invertierten Datenabtastsignals
DQSB. Entsprechend ist die Aufbau-/Haltezeit im Einfachmodus SM
im Wesentlichen gleich wie im Doppeltmodus DM, woraus resultiert,
dass die Aufbau-/Haltezeittoleranz verbessert wird.
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Ein
Halbleiterspeicher, wie ein SDRAM, kann statt eines oder zusätzlich zu
einem Datenabtastsignaleingabepuffer andere Puffer umfassen, beispielsweise
einen Dateneingabepuffer.
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14 zeigt
ein Blockschaltbild eines Dateneingabepuffers 11. Der Dateneingabepuffer 11 ist als
Mehrmodus-Dateneingabepuffer ausgeführt, beispielsweise als Einfach-/Doppeltmodus-Dateneingabepuffer.
In Abhängigkeit
von einem Steuersignal CNT/CNTB verstärkt der Dateneingabepuffer 11 die Differenz
eines Datensignals DQ und einer Referenzspannung VREF oder des Datensignals
DQ und eines invertierten Datensignals DQB.
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Insbesondere
umfasst der Dateneingabepuffer 11 eine Differenzverstärkungsschaltung 21.
Die Differenzverstärkungsschaltung 21 umfasst
den oder die Schalter 211 und 212 und den Differenzverstärker 213.
Die Schalter 211 und 212 können z. B. als Übertragungsgatter
realisiert sein.
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Hat
das Steuersignal CNT einen ersten logischen Zustand, beispielsweise
einen hohen logischen Pegel, dann wird der Schalter 211 leitend
geschaltet und der Schalter 212 wird sperrend geschaltet.
Entsprechend verstärkt
der Differenzverstärker 213 die
Differenz des Datensignals DQ und der Referenzspannung VREF und
gibt ein Differenzverstärkersignal
DO aus. Dieser Vorgang entspricht dem Einfachmodus SM.
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Hat
das Steuersignal CNT einen niedrigen logischen Pegel, beispielsweise
wenn das invertierte Steuersignal CNTB einen hohen logischen Pegel
hat, dann wird der Schalter 212 leitend geschaltet und
der Schalter 211 wird sperrend geschaltet. Entsprechend verstärkt der
Differenzverstärker 213 die
Differenz des Datensignals DQ und des invertierten Datensignals
DQB und gibt das Differenzverstärkersignal
DO aus. Dieser Vorgang entspricht dem Doppeltmodus DM.
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Der
beschriebene Dateneingabepuffer 11 kann in einen Halbleiterspeicher,
wie ein SDRAM, integriert sein. Der Dateneingabepuffer 11 kann
auch von einer Steuerschaltung gesteuert werden, die das Steuersignal
CNT und das invertierte Steuersignal CNTB zur Verfügung stellt.
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Jede
der oben im Zusammenhang mit verschiedenen Ausführungsformen des Datenabtastsignaleingabepuffers 13, 13a und
den 4, 5A und 6 beschriebenen
Steuerschaltungen kann auch für
den Dateneingabepuffer 11 von 16 und andere
Dateneingabepuffer verwendet werden. Beispielsweise kann die Steuerschaltung
für den
Dateneingabepuffer als Modusregister 15 entsprechend 4,
als Schaltung mit einer Schmelzsicherung 710, zwei PMOS-Transistoren
P3, P4, einem NMOS-Transistor
N6 und zwei Invertern 712 und 714 entsprechend 5A oder
als Schaltung mit einer Mehrzahl von Bondanschlüssen 1410a, 1420a und 1430a und
einem Inverter 1440a entsprechend 6 ausgeführt sein.
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15 zeigt
ein Blockschaltbild einer weiteren Ausführungsform des Dateneingabepuffers 11. Der
Dateneingabepuffer 11 aus 15 enthält alle Elemente
des Dateneingabepuffers 11 aus 14 und
zusätzlich
die Kompensationsschaltung 23 entsprechend 7.
Die Kompensationsschaltung 23 umfasst die Verzögerungsschaltung 231 und
den einen oder die mehreren Schalter 232 und 233.
Die Schalter 232 und 233 sind z. B. als Übertragungsgatter
ausgeführt.
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Hat
das Steuersignal CNT einen ersten logischen Zustand, beispielsweise
einen hohen logischen Pegel, dann werden die Schalter 211 und 232 leitend
geschaltet und die Schalter 212 und 233 werden
sperrend geschaltet. Entsprechend verstärkt der Differenzverstärker 213 die
Differenz des Datensignals DQ und der Referenzspannung VREF und
das Differenzverstärkersignal
DO wird als Differenzausgabesignal DIN ohne Verzögerung ausgegeben. Dieser Vorgang
entspricht dem Einfachmodus SM. Hat das Steuersignal CNT einen niedrigen
logischen Pegel, beispielsweise wenn das invertierte Steuersignal CNTB
einen hohen logischen Pegel hat, dann werden die Schalter 212 und 233 leitend
geschaltet und die Schalter 211 und 232 werden
sperrend geschaltet. Entsprechend verstärkt der Differenzverstärker 213 die
Differenz des Datensignals DQ und des invertierten Datensignals
DQB und das Differenzverstärkersignal
DO wird durch die Verzögerungsschaltung 231 um
eine gewünschte
Zeitspanne verzögert und
als Differenzausgabesignal DIN ausgegeben. Dieser Vorgang entspricht
dem Doppeltmodus DM.
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Die
gewünschte
Zeitspanne wird so bestimmt, dass die Ausbreitungsverzögerungszeit
des Datenabtastsignaleingabepuffers 11 im Doppeltmodus
DM im Wesentlichen gleich der Ausbreitungsverzögerungszeit im Einfachmodus
SM ist. Das bedeutet, dass die Verstärkung im Einfachmodus SM, in dem
der Differenzverstärker 213 die
Differenz des Datensignals DQ und der Referenzspannung VREF verstärkt, kleiner
ist als im Doppeltmodus DM, in dem der Differenzverstärker 213 die
Differenz des Datensignals DQ und des invertierten Datensignals
DQB verstärkt.
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Entsprechend
ist die Ausbreitungsverzögerungszeit
des Dateneingabepuffers 11 im Doppeltmodus DM kürzer als
im Einfachmodus SM. Deshalb wird im dargestellten Dateneingabepuffer 11 im
Doppeltmodus DM das Differenzverstärkersignal DO durch die Verzögerungsschaltung 231 um
die gewünschte
Zeitspanne verzögert,
so dass die Ausbreitungsverzögerungszeit
im Doppeltmodus im Wesentlichen gleich derjenigen im Einfachmodus
SM ist. Entsprechend ist die Aufbau-/Haltezeit im Einfachmodus SM
im Wesentlichen gleich wie im Doppeltmodus DM, woraus resultiert,
dass die Aufbau-/Haltezeittoleranz verbessert wird.
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16 zeigt
ein Blockschaltbild einer weiteren Ausführungsform des Dateneingabepuffers 11. Der
Dateneingabepuffer 11 aus 16 weist
alle Elemente des Dateneingabepuffers 11 aus 14 und
zusätzlich
die Kompensationsschaltung 23 entsprechend 10 auf.
Im dargestellten Ausführungsbeispiel
umfasst die Kompensationsschaltung 23 einen Blindlastkondensator
Cdummy. Insbesondere wird der Blindlastkondensator Cdummy an eine Leitung, über welche
das invertierte Datensignal DQB eingegeben wird, derart angekoppelt,
dass die gleiche Belastung vorhanden ist wie bei einer Leitung, über welche
das Datenabtastsignal DQ eingegeben wird.
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17 zeigt
ein Blockschaltbild einer weiteren Ausführungsform des Dateneingabepuffers 11a. Der
Datenabtastsignaleingabepuffer 11a umfasst die erste Differenzverstärkungsschaltung 31,
die zweite Differenzverstärkungsschaltung 32 und
den einen oder die mehreren Schalter 33 und 34 entsprechend 11.
Die Schalter können
genauso aufgebaut sein wie die oben beschriebenen Schalter 211, 212, 232 und 233.
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Die
erste Differenzverstärkungsschaltung 31 verstärkt die
Differenz des Datensignals DQ und der Referenzspannung VREF. Die
zweite Differenzverstärkungsschaltung 32 verstärkt die
Differenz des Datensignals DQ und des invertierten Datenabtastsignals
DQB.
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Hat
das Steuersignal CNT einen ersten logischen Zustand, beispielsweise
einen hohen logischen Pegel, dann wird der Schalter 33 leitend
geschaltet und der Schalter 34 wird sperrend geschaltet und
als Ergebnis wird das Ausgangssignal der ersten Differenzverstärkerungsschaltung 31 als
Differenzausgabesignal DIN ausgegeben. Dieser Vorgang entspricht
dem Einfachmodus SM. Hat das Steuersignal CNT einen niedrigen logischen
Pegel, beispielsweise wenn das invertierte Steuersignal CNTB einen hohen
logischen Pegel hat, dann wird der Schalter 33 sperrend
geschaltet und der Schalter 34 wird leitend geschaltet.
Entsprechend wird das Ausgangssignal der zweiten Differenzverstärkerungsschaltung 32 als Differenzausgabesignal
DIN ausgegeben. Dieser Vorgang entspricht dem Doppeltmodus DM.
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Beim
dargestellten Ausführungsbeispiel
ist die effektive Verstärkung
der ersten Differenzverstärkungsschaltung 31 so
ausgeführt,
dass sie substantiell unterschiedlich zur effektiven Verstärkung der zweiten
Differenzverstärkungsschaltung 32 ist,
so dass die Ausbreitungsverzögerungszeit
des Dateneingabepuffers 11a im Doppeltmodus DM im Wesentlichen
gleich sein kann wie im Einfachmodus SM. Die Ausgabe des Differenzausgabesignals
DIN im Wesentlichen zum gleichen Zeitpunkt im Einfachmodus SM und
im Doppeltmodus DM verbessert die Einheitlichkeit der Datenaufbauzeit
tDS und der Datenhaltezeit tDH.
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18 zeigt
ein Blockschaltbild einer weiteren Ausführungsform des Dateneingabepuffers 11a. Der
Dateneingabepuffer 11a aus 18 beinhaltet alle
Elemente des Dateneingabepuffers 11a aus 14 und
zusätzlich
die Verzögerungsschaltung 231 aus 15.
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Die
zweite Differenzverstärkungsschaltung 32 verstärkt die
Differenz des Datensignals DQ und des invertierten Datensignals
DQB und das Differenzverstärkersignal
DO wird durch die Verzögerungsschaltung 231 um
die gewünschte
Zeitspanne verzögert
und als Differenzausgabesignal DIN ausgegeben. Dieser Vorgang entspricht
dem Doppeltmodus DM.
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Die
gewünschte
Zeitspanne wird so bestimmt, dass die Ausbreitungsverzögerungszeit
des Dateneingabepuffers 11a im Doppeltmodus DM im Wesentlichen
gleich der Ausbreitungsverzögerungszeit
im Einfachmodus SM ist. Das bedeutet, dass die Verstärkung im
Einfachmodus SM, in dem die erste Differenzverstärkungsschaltung 31 die
Differenz des Datensignals DQ und der Referenzspannung VREF verstärkt, kleiner
ist als im Doppeltmodus DM, in dem die zweite Differenzverstärkungsschaltung 32 die
Differenz des Datensignals DQ und des invertierten Datensignals
DQB verstärkt.
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Entsprechend
ist die Ausbreitungsverzögerungszeit
des Dateneingabepuffers 11a im Doppeltmodus kürzer als
im Einfachmodus. Deshalb wird im dargestellten Dateneingabepuffer 11a im
Doppeltmodus DM das Differenzverstärkersignal durch die Verzögerungsschaltung 231,
um die gewünschte
Zeitspanne verzögert,
so dass die Ausbreitungsverzögerungszeit
im Doppeltmodus im Wesentlichen gleich derjenigen im Einfachmodus
SM ist. Entsprechend ist die Aufbau-/Haltezeit im Einfachmodus SM
im Wesentlichen gleich derjenigen im Doppeltmodus DM, woraus resultiert,
dass die Aufbau-/Haltezeittoleranz verbessert wird.
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19 zeigt
ein Blockschaltbild einer weiteren Ausführungsform des Dateneingabepuffers 11a. Der
Dateneingabepuffer 11a aus 19 weist
alle Elemente des Dateneingabepuffers 11a aus 17 und
zusätzlich
den Blindlastkondensator Cdummy aus 16 auf.
Insbesondere wird der Blindlastkondensator Cdummy an eine Leitung, über welche
das invertierte Datensignal DQB eingegeben wird, derart angekoppelt,
dass die gleiche Belastung vorhanden ist wie bei einer Leitung, über welche
das Datensignal DQ eingegeben wird. Die zweite Differenzverstärkungsschaltung 32 verstärkt dann
die Differenz des Datensignals DQ und des invertierten Datensignals DQB.
Entsprechend ist die Aufbau-/Haltezeit im Einfachmodus SM im Wesentlichen
gleich wie im Doppeltmodus DM, woraus resultiert, dass die Aufbau-/Haltezeittoleranz
verbessert wird.
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20 zeigt
ein Blockschaltbild eines erfindungsgemäßen Halbleiterspeichers 1.
Der Halbleiterspeicher 1 umfasst einen Dateneingabepuffer 11, 11a,
einen Datenabtastsignaleingabepuffer 13, 13a, eine
Steuerschaltung, wie ein Modusregister MRS 15, und eine
Datenschreibschaltung 17.
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Der
Dateneingabepuffer 11, 11a empfängt und
puffert das Datensignal DQ. Der Datenabtastsignaleingabepuffer 13, 13a kann
als Mehrmodus-Dateneingabepuffer
ausgeführt
sein, beispielsweise als Einfach-/Doppeltmodus-Dateneingabepuffer.
In Abhängigkeit
vom Steuersignal CNT/CNTB, das vom Modusregister 15 ausgegeben
wird, verstärkt
der Datenabtastsignaleingabepuffer 13 die Differenz des Datenabtastsignals
DQS und der Referenzspannung VREF oder des Datenabtastsignals DQS
und des invertierten Datenabtastsignals DQSB. Das Modusregister 15 empfängt ein
externes Adressensignal ADD und/oder ein externes Befehlssignal
COMMAND und erzeugt das Steuersignal CNT/CNTB.
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Das
bedeutet, dass der erfindungsgemäße Halbleiterspeicher 1 wahlweise
in einer von zwei Betriebsarten des Datenabtastsignaleingabepuffers 13, 13a arbeitet,
nämlich
im Einfachmodus SM oder im Doppeltmodus DM, die extern durch das
Modusregister 15 ausgewählt
werden, wonach der Datenabtastsignaleingabepuffer 13, 13a entsprechend
arbeitet. Wenn die Differenz des Datenabtastsignals DQS und der
Referenzspannung VREF verstärkt
wird, gibt der Datenabtastsignaleingabe puffer 13 das Differenzverstärkungssignal
DO im Einfachmodus SM ohne Verzögerung
aus, und wenn die Differenz des Datenabtastsignals DQS und des invertierten
Datenabtastsignals DQSB verstärkt
wird, wird das Differenzverstärkungssignal
DO im Doppeltmodus DM nach einer gewünschten Verzögerungszeit
ausgegeben.
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Speziell
sollte die Ausbreitungsverzögerungszeit
vom Eingangsanschluss zum Ausgangsanschluss des Datenabtastsignaleingabepuffers 13 im Einfachmodus
SM und im Doppeltmodus DM im Wesentlichen konstant sein, um eine
im Wesentlichen konstante Aufbau-/Haltezeit im Einfachmodus SM und
im Doppeltmodus DM zu erhalten. Die Verstärkung einer im Datenabtastsignaleingabepuffer 13 enthaltenen
Differenzverstärkungsschaltung
ist jedoch im Einfachmodus SM unterschiedlich von der Verstärkung im
Doppeltmodus DM. Das bedeutet, dass die Verstärkung im Einfachmodus SM, in
dem die Differenzverstärkungsschaltung
die Differenz des Datenabtastsignals DQS und der Referenzspannung VREF
verstärkt,
kleiner ist als die Verstärkung
im Doppeltmodus DM, in dem die Differenzverstärkungsschaltung die Differenz
des Datenabtastsignals DQS und des invertierten Datenabtastsignals
DQSB verstärkt.
Entsprechend ist die Ausbreitungsverzögerungszeit des Datenabtastsignaleingabepuffers 13 im
Doppeltmodus DM kürzer
als im Einfachmodus SM.
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Deshalb
wird in verschiedenen oben beschriebenen Ausführungsformen der Erfindung
das Differenzverstärkersignal
DO im Doppeltmodus DM um die gewünschte
Zeitspanne verzögert,
so dass die Ausbreitungsverzögerungszeit
des Datenabtastsignaleingabepuffers 13 im Doppeltmodus
DM im Wesentlichen gleich derjenigen im Einfachmodus SM ist. Entsprechend
ist die Aufbau-/Haltezeit im Einfachmodus SM im Wesentlichen gleich
wie im Doppeltmodus DM und die Aufbau-/Haltezeittoleranz wird verbessert.
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Wie
oben beschrieben, wird der Datenabtastsignaleingabepuffer 13 vom
Modusregister 15 gesteuert. Das Modusregister 15 kann
z. B. von einem externen Adressensignal ADD des Halbleiterspeichers 1 gesetzt
werden und erzeugt das Steuersignal CNT/CNTB, das den Datenabtastsignaleingabepuffer 13 steuert.
Ist das Ausgangssignal des Modusregisters 15 auf einen
ersten logischen Zustand gesetzt, dann verstärkt der Datenabtastsignaleingabepuffer 13 die
Differenz des Datenabtastsignals DQS und der Referenzspannung VREF
und gibt das Differenzverstärkersignal
DO ohne Verzögerung
aus. Ist das Ausgangssignal des Modusregisters 15 auf einen
zweiten logischen Zustand gesetzt, dann verstärkt der Datenabtastsignaleingabepuffer 13 die
Differenz des Datenabtastsignals DQS und des invertierten Datenabtastsignals
DQSB und gibt das Differenzverstärkersignal
DO nach der gewünschten
Verzögerungszeit
aus.
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Wie
aus 20 ersichtlich ist, speichert die Datenschreibschaltung 17 in
Abhängigkeit
vom Ausgabesignal DS des Datenabtastsignaleingabepuffers 13 temporär das Ausgabesignal
DIN des Dateneingabepuffers 11. Die Datenschreibschaltung 17 kann einen
ersten Zwischenspeicher 17a und einen zweiten Zwischenspeicher 17b umfassen.
Der erste Zwischenspeicher 17a speichert in Abhängigkeit
von einer ansteigenden Flanke des Ausgabesignals DS des Datenabtastsignaleingabepuffers 13 geradzahlige
Daten des Ausgabesignals DIN des Datenpuffers 11 zwischen,
und der zweite Zwischenspeicher 17b speichert in Abhängigkeit
von einer abfallenden Flanke des Ausgabesignals DS des Datenabtastsignaleingabepuffers 13 ungeradzahlige
Daten des Ausgabesignals DIN des Datenpuffers 11 zwischen.
Als Ergebnis arbeitet der Halbleiterspeicher 1 als synchroner
DDR-DRAM. 21 zeigt die Ausgabe des Datenabtastsignals
DQS und des Datensignals DQ während
eines DDR-Vorgangs
beim Halbleiterspeicher 1.
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22 zeigt
ein Schaltbild einer möglichen Realisierung
der Datenschreibschaltung 17 für den Halbleiterspeicher 1.
Die Datenschreib schaltung 17 umfasst den ersten Zwischenspeicher 17a zum
Speichern der geradzahligen Daten des Ausgabesignals DIN des Datenpuffers 11 in
Abhängigkeit
von der ansteigenden Flanke des Ausgabesignals DS des Datenabtastsignaleingabepuffers 13 und
den zweiten Zwischenspeicher 17b zum Speichern der ungeradzahligen
Daten des Ausgabesignals DIN des Datenpuffers 11 in Abhängigkeit
von der abfallenden Flanke des Ausgabesignals DS des Datenabtastsignaleingabepuffers 13.
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Der
erste Zwischenspeicher 17a umfasst eine Mehrzahl von Zwischenspeicherschaltungen 217a und
eine Mehrzahl von Schaltern 229a, die abwechselnd angeordnet
sind. Zusätzlich
sind die Schalter 229a des ersten Zwischenspeichers 17a so ausgeführt, dass
sie im DDR-Betrieb von der ansteigenden und der abfallenden Flanke
des invertierten Differenzausgabesignals DS getriggert werden. Ein erster
Schalter 229a empfängt
die geradzahligen Daten des Ausgabesignals DIN des Dateneingabepuffers 11 und überträgt die geradzahligen
Daten des Ausgabesignals DIN an den einen der mehreren Zwischenspeicher 217a.
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Der
zweite Zwischenspeicher 17b umfasst eine Mehrzahl von Zwischenspeicherschaltungen 217b und
eine Mehrzahl von Schaltern 229b, die abwechselnd angeordnet
sind. Zusätzlich
sind die Schalter 229b des zweiten Zwischenspeichers 17b so
ausgeführt,
dass sie im DDR-Betrieb von der ansteigenden und der abfallenden
Flanke des invertierten Differenzausgabesignals DS getriggert werden können. Ein
erster Schalter 229b empfängt die ungeradzahligen Daten
des Ausgabesignals DIN des Dateneingabepuffers 11 und überträgt die ungeradzahligen
Daten des Ausgabesignals DIN an einen ersten der mehreren Zwischenspeicher 217b.
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23 zeigt
ein Blockschaltbild eines anderen Ausführungsbeispiels des erfindungsgemäßen Halbleiterspeichers 1.
Der Halbleiterspeicher 1 umfasst in diesem Fall den Dateneingabepuffer 11, 11a, den
Datenabtastsignaleingabepuffer 13, 13a, die Steuerschaltung,
wie das Modusregister MRS 15, und die Datenschreibschaltung 17.
Im dargestellten erfindungsgemäßen Ausführungsbeispiel
sind sowohl der Dateneingabepuffer 11, 11a als
auch der Datenabtastsignaleingabepuffer 13, 13a als
Mehrfachmodus-Puffer ausgeführt,
beispielsweise als Einfach-/Doppeltmodus-Datenpuffer, und werden
beide von der Steuerschaltung gesteuert.